Verification and dependability of digital systems design
Project goals
The project shall develop methods and algorithms for design of dependable digital systems realized by FPGA programmable devices. The initial description of such a system and the exploration of its possible architectures will commence at a lever higher than the RT level usual today. Because the descriptive languages used will have a formally-defined semantics, formal methods will be employed to verify correctness and other properties of the system. Core dependability parameters will be estimated early inthe design process. Dependability criteria will control further design. The resulting design will be accompanied by algorithmically produced dependability models that will be of practical relevance. To achieve this goal, alternative ways to model the influence of SEU faults on FPGA circuits will be explored and compared with the results of Accelerated Life Tests (ALTs) under neutron irradiation. To eveluate SEU resistance of a design, fault injection methods into simulation models as well as into realdevices together with formal fault classification methods will be employed. Suitable methods of redundancy introduction will be found to secure blocks of various kinds (combinational blocks, sequential blocks of synchronous and asynchronous construction)with respect to minimal system speed and cost degradation. The designed methods will be tested on benchmark circuits and compared to existing results. The results will be published through standard channels, that is, in refereed international journals and conferences.
Keywords
Public support
Provider
Ministry of Education, Youth and Sports
Programme
—
Call for proposals
FP6-2006-Mobility-4
Main participants
České vysoké učení technické v Praze / Fakulta informačních technologií
Contest type
RP - Co-financing of EC programme
Contract ID
MSMT-xxxx/2014
Alternative language
Project name in Czech
Verifikace a spolehlivost návrhu číslicových systémů
Annotation in Czech
V projektu vzniknou metody a algoritmy návrhu spolehlivých číslicových systémů, realizovaných pomocí programovatelných obvodů FPGA. Počáteční popis takového systému a prozkoumávání jeho možných architektur proběhne na úrovni abstrakce vyšší než je dosudběžná úroveň registrových přenosů (RTL). Protože použité prostředky budou mít formálně definovanou sémantiku, bude možné použít formální metody pro verifikaci a ověření vlastností systému. V počáteční fázi bude možné odhadnout základní vlastnosti systémuco se týče spolehlivosti. Další postup návrhu pak bude řízen splněním zadaných kritérií spolehlivosti. Výsledný návrh bude pak doprovázen spolehlivostními modely s důrazem na jejich algoritmickou produkci a praktickou relevanci. Pro splnění tohoto cílebudou prozkoumány možnosti modelování vlivu SEU poruch na obvody FPGA a porovnány s výsledky zrychlených testů životnosti (Accelerated Life Test, ALT) v prostředí toku neutronů. Pro vyhodnocení odolnosti konkrétního návrhu proti poruchám SEU bude použitoinjekce poruch jak v simulačních modelech, tak v reálných obvodech, a dále formálních metod klasifikace poruch. Pro bloky různých druhů (kombinační bloky, sekvenční bloky synchronní i asynchronní) budou navrženy vhodné způsoby zabezpečení redundancí s ohledem na minimální degradaci parametrů systému a jeho cenu. Navržené postupy návrhu a verifikace budou ověřeny na zkušebních příkladech a porovnány s výsledky dosud běžných postupů. Výsledky budou zveřejněny standardní metodou, to jest v recenzovaných mezinárodních časopisech a konferencích.
Scientific branches
R&D category
ZV - Basic research
CEP classification - main branch
IN - Informatics
CEP - secondary branch
JA - Electronics and optoelectronics
CEP - another secondary branch
—
10201 - Computer sciences, information science, bioinformathics (hardware development to be 2.2, social aspect to be 5.8)
20201 - Electrical and electronic engineering
Completed project evaluation
Provider evaluation
U - Uspěl podle zadání (s publikovanými či patentovanými výsledky atd.)
Project results evaluation
This project is being realized in the framework of the MOBILITY Activity that aims primarily on establishing and strenghtening ties with foreign research institutions. The control of particular outputs is not implemented by the evalution committee, but the correctness of allocated finances and the adequacy of their use are checked.
Solution timeline
Realization period - beginning
Jan 1, 2014
Realization period - end
Dec 31, 2015
Project status
U - Finished project
Latest support payment
Mar 24, 2015
Data delivery to CEP
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Data delivery code
CEP16-MSM-7A-U/02:1
Data delivery date
Oct 12, 2017
Finance
Total approved costs
92 thou. CZK
Public financial support
92 thou. CZK
Other public sources
0 thou. CZK
Non public and foreign sources
0 thou. CZK
Basic information
Recognised costs
92 CZK thou.
Public support
92 CZK thou.
100%
Provider
Ministry of Education, Youth and Sports
CEP
IN - Informatics
Solution period
01. 01. 2014 - 31. 12. 2015