Formal approach to digital circuits test scheduling
Public support
Provider
Czech Science Foundation
Programme
Post-graduate (doctorate) grants
Call for proposals
Standardní projekty 3 (SGA02003GA1PD)
Main participants
Vysoké učení technické v Brně / Fakulta informačních technologií
Contest type
VS - Public tender
Contract ID
—
Alternative language
Project name in Czech
Formální přístup k plánování testu číslicových obvodů
Annotation in Czech
Tématem navrženého projektu je metodika pro plánování testu struktury číslicových obvodů na úrovni meziregistrových přenosů (RT) sestávající z mnoha vzájemně propojených jednotek. Předpokládá se, že struktura obvodu byla již dříve analyzována a bylnavržen způsob aplikace testu na jednotlivé jednotky. K tomuto účelu lze využít metodiku pro analýzu testovatelnosti, která byla vyvinuta v rámci nosného projektu a popsána navrhovatelem v jeho disertační práci. Tam byl též prezentován formální modelanalyzovaného obvodu a jeho vlastností důležitých z pohledu diagnostiky. Je tedy k dispozici model obvodu a výsledky předchozí analýzy, které říkají jakým způsobem (po jakých cestách, s využitím kterých jednotek) bude probíhat aplikace testu každékonkrétní jednotky. V rámci tohoto projektu by se řešily otázky testu obvodu jako celku, tj. nejvýhodnější pořadí testu jednotek, možnosti proudového testovaní, synchronizace toku diagnostických dat a možnosti paralelizace testu jednotek obvodu. Řešení
Scientific branches
R&D category
ZV - Basic research
CEP classification - main branch
JC - Computer hardware and software
CEP - secondary branch
—
CEP - another secondary branch
—
OECD FORD - equivalent branches <br>(according to the <a href="http://www.vyzkum.cz/storage/att/E6EF7938F0E854BAE520AC119FB22E8D/Prevodnik_oboru_Frascati.pdf">converter</a>)
20206 - Computer hardware and architecture
Completed project evaluation
Provider evaluation
U - Uspěl podle zadání (s publikovanými či patentovanými výsledky atd.)
Project results evaluation
The aim of the project was to create a methodology of RT level digital circuit scheduling. It is assumed that a testability analysis using the i path concept was already performed and that a flow of diagnostic data through the circuit was stated. The met
Solution timeline
Realization period - beginning
Jan 1, 2003
Realization period - end
Jan 1, 2005
Project status
U - Finished project
Latest support payment
—
Data delivery to CEP
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Data delivery code
CEP06-GA0-GP-U/06:6
Data delivery date
May 19, 2008
Finance
Total approved costs
580 thou. CZK
Public financial support
580 thou. CZK
Other public sources
0 thou. CZK
Non public and foreign sources
0 thou. CZK