Digital Autonomy for RISC-V in Europe (Specific Grant Agreement 1) – DARE SGA1

Provider

Ministry of Education, Youth and Sports

Programme

—

Call for proposals

—

Main participants

Vysoká škola báňská - Technická univerzita Ostrava / IT4Innovations

Contest type

M2 - International cooperation

Contract ID

MSMT-14216/2024-3

Project name in Czech

Digital Autonomy for RISC-V in Europe (Specific Grant Agreement 1) – DARE SGA1

Annotation in Czech

Digitální autonomie s RISC-V v Evropě (DARE) bude řešit evropský deficit v oblasti digitální autonomie pro vysoce výkonné výpočty a umělou inteligenci vytvořením skutečně evropských produktů pro evropské superpočítače pro výzkum a průmysl. Projekt staví na solidních výzkumných základech z projektů EPI, EUPILOT, EUPEX, DEEP-SEA, eProcessor, MEEP a souvisejících projektů a využívá otevřeného ekosystému RISC-V, revoluce v čipech a softwaru s otevřeným zdrojovým kódem. Jedná se o první fázi ambiciózního šestiletého plánu stanoveného v návrhu DARE FPA a definuje jasné vnitrofázové a mezifázové klíčové ukazatele výkonnosti SMART a kritéria úspěšnosti na cestě k evropské digitální autonomii při současné podpoře současných a budoucích potřeb výpočetní techniky. V rámci pokročilé technologie vyvineme a uvedeme na trh tři čipy založené na RISC-V: vektorový akcelerátor pro HPC aplikace, inferenční akcelerátor (AI Processing Unit) pro aplikace umělé inteligence a evropský standardní procesor zaměřený na HPC. Jednotlivé čiplety přinášejí výhody v oblasti nákladů a výtěžnosti tím, že překračují omezení velikosti, které je dáno monolitickými čipy, a budou integrovány způsobem „mix-and-match“ pro vytvoření specifických systémů. DARE využívá pečlivě vybranou sadu nejvýznamnějších evropských HPC a AI aplikací ke co-design činností v oblasti hardwaru (HW) a softwaru (SW), aby bylo zajištěno, že výsledky projektu v oblasti HW a SW splňují požadavky evropských HPC a AI komunit. Bude vytvořen kompletní SW stack, optimalizovaný pro DARE HW, který podporuje tyto špičkové aplikace. V zájmu rychlého pokroku probíhá vývoj SW a HW paralelně, s využitím včasného přístupu k emulaci a simulaci hardwaru založenému na RISC-V. V neposlední řadě projekt vypracuje podrobný technický plán a roadmapu, která definuje hlavní kroky a milníky, jež je třeba sledovat v další fázi, aby bylo dosaženo cíle vybudovat post-exascale superpočítač nové generace z EU technologií.

R&D category

AP - Applied research

OECD FORD - main branch

10201 - Computer sciences, information science, bioinformathics (hardware development to be 2.2, social aspect to be 5.8)

OECD FORD - secondary branch

20206 - Computer hardware and architecture

OECD FORD - another secondary branch

—

CEP - equivalent branches <br>(according to the <a href="http://www.vyzkum.cz/storage/att/E6EF7938F0E854BAE520AC119FB22E8D/Prevodnik_oboru_Frascati.pdf">converter</a>)

AF - Documentation, librarianship, work with information<br>BC - Theory and management systems<br>BD - Information theory<br>IN - Informatics<br>JC - Computer hardware and software

Realization period - beginning

Mar 1, 2025

Realization period - end

Feb 29, 2028

Project status

B - Running multi-year project

Latest support payment

Jun 23, 2026

Confidentiality

C - Předmět řešení projektu podléhá obchodnímu tajemství (§ 504 Občanského zákoníku), ale název projektu, cíle projektu a u ukončeného nebo zastaveného projektu zhodnocení výsledku řešení projektu (údaje P03, P04, P15, P19, P29, PN8) dodané do CEP, jsou upraveny tak, aby byly zveřejnitelné.

Data delivery code

CEP26-MSM-MC-R

Data delivery date

Jul 8, 2026

Total approved costs

11,395 thou. CZK

Public financial support

5,698 thou. CZK

Other public sources

0 thou. CZK

Non public and foreign sources

0 thou. CZK