RT level digital circuit design testability verification

Result code in IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F04%3APU49251" target="_blank" >RIV/00216305:26230/04:PU49251 - isvavai.cz</a>
Result on the web
—
DOI - Digital Object Identifier
—

Result language
čeština
Original language name
Verifikace testovatelnosti návrhu číslicového obvodu
Original language description
Hlavním cílem této práce je vyvinout a implementovat softwarový systém pro zajištění automatizované verifikace testovatelnosti návrhu číslicového obvodu na úrovni meziregistrových přenosů (RT). Při implementaci systému je využito modelu C/E Petriho sítí.Vstupem do systému je formální specifikace návrhu číslicového obvodu a výstupem systému je rozhodnutí, zda je tento čislicový systém testovatelný či nikoliv.
Czech name
Verifikace testovatelnosti návrhu číslicového obvodu
Czech description
Hlavním cílem této práce je vyvinout a implementovat softwarový systém pro zajištění automatizované verifikace testovatelnosti návrhu číslicového obvodu na úrovni meziregistrových přenosů (RT). Při implementaci systému je využito modelu C/E Petriho sítí.Vstupem do systému je formální specifikace návrhu číslicového obvodu a výstupem systému je rozhodnutí, zda je tento čislicový systém testovatelný či nikoliv.

Publication year
2004
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Article name in the collection
Proceedings of 10th Conference and Competition Student EEICT 2004, Volume 1
ISBN
80-214-2634-9
ISSN
—
e-ISSN
—
Number of pages
3
Pages from-to
275-277
Publisher name
Fakulta elektrotechniky a komunikačních technologií VUT
Place of publication
Brno
Event location
Brno
Event date
Apr 29, 2004
Type of event by nationality
CST - Celostátní akce
UT code for WoS article
—

Similar results(10)