Test Scheduling for SOC under Power Constraints

Result code in IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F06%3APU66874" target="_blank" >RIV/00216305:26230/06:PU66874 - isvavai.cz</a>
Result on the web
—
DOI - Digital Object Identifier
—

Result language
angličtina
Original language name
Test Scheduling for SOC under Power Constraints
Original language description
The paper deals with test scheduling under power constraints for SOC. An approach based on genetic algorithm operating on Test Application Conflict Graph is presented. The main goal of the method is to minimize test application time with considering structural resource allocation conflicts and to ensure that test application schedule does not exceed chip power limits. The proposed method was implemented using C++, experimental results with ITC'02 SOC benchmark suite are presented in the paper together with the perspectives for the future research.
Czech name
Plánování testu pro SOC zohledňující příkon energie
Czech description
Článek se zabývá plánováním testu pro SOC zohledňující příkon elektrické energie. V příspěvku je prezentován přístup založený na genetickém algoritmu, který pro svoji činnost využívá grafového modelu TACG. Cílem popisované metody je minimalizace času nutného pro aplikaci testu při vyloučení všech možných konfliktů zdrojů během aplikace testu a zajištění, že odběr energie během testu nepřekročí předem stanovenou hranici. Navrhovaná metoda byla implementována v jazyce C++ a v článku jsou prezentovány i experimentální výsledky se sadou SOC benchmarků ITC'02.

Project
<a href="/en/project/GA102%2F04%2F0737" target="_blank" >GA102/04/0737: Modern methods of digital system synthesis</a><br>
Continuities
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Publication year
2006
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Article name in the collection
Proceedings of the 2006 IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems
ISBN
1-4244-0184-4
ISSN
—
e-ISSN
—
Number of pages
3
Pages from-to
91-93
Publisher name
Czech Technical University Publishing House
Place of publication
Prague
Event location
Praha
Event date
Apr 18, 2006
Type of event by nationality
WRD - Celosvětová akce
UT code for WoS article
—

Similar results(10)