Method of fault tolerant system design into limited implementation area based on FPGA
The result's identifiers
Result code in IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F11%3APU101814" target="_blank" >RIV/00216305:26230/11:PU101814 - isvavai.cz</a>
Result on the web
—
DOI - Digital Object Identifier
—
Alternative languages
Result language
čeština
Original language name
Metoda návrh systémů odolných proti poruchám do omezeného implementačního prostoru na bázi FPGA
Original language description
V článku byla naznačeny hlavní problémy, kterými se bude zabývat metodika návrhu systémů odolných proti poruchám do omezeného implementačního prostoru v FPGA a jejich možné řešení.
Czech name
Metoda návrh systémů odolných proti poruchám do omezeného implementačního prostoru na bázi FPGA
Czech description
V článku byla naznačeny hlavní problémy, kterými se bude zabývat metodika návrhu systémů odolných proti poruchám do omezeného implementačního prostoru v FPGA a jejich možné řešení.
Classification
Type
D - Article in proceedings
CEP classification
IN - Informatics
OECD FORD branch
—
Result continuities
Project
<a href="/en/project/GA102%2F09%2F1668" target="_blank" >GA102/09/1668: SoC circuits reliability and availability improvement</a><br>
Continuities
Z - Vyzkumny zamer (s odkazem do CEZ)
Others
Publication year
2011
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Data specific for result type
Article name in the collection
Počítačové architektury & diagnostika 2011
ISBN
978-80-227-3552-0
ISSN
—
e-ISSN
—
Number of pages
6
Pages from-to
61-66
Publisher name
Fakulta informatiky a informačních technologií STU
Place of publication
Bratislava
Event location
Stará Lesná
Event date
Sep 12, 2011
Type of event by nationality
CST - Celostátní akce
UT code for WoS article
—