Verification of fault-tolerant embedded computer systems using higher-level simulation model
The result's identifiers
Result code in IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F49777513%3A23520%2F03%3A00000066" target="_blank" >RIV/49777513:23520/03:00000066 - isvavai.cz</a>
Result on the web
—
DOI - Digital Object Identifier
—
Alternative languages
Result language
angličtina
Original language name
Verification of fault-tolerant embedded computer systems using higher-level simulation model
Original language description
This article describes a method that uses higher-level simulation model of embedded computer system in order to evaluate its specified fault-tolerant properties. The method was developed during the solution of the EU/IST project FIT.
Czech name
Verifikace FT vlastností věstavěného počítačového systému pomocí simulačního modelu
Czech description
Článek popisuje metodu, která používá simulační model vestavěného počítačového systému pro vyhodnocení jeho FT vlastností. Metoda byla použitá v rámci EU/IST projektu FIT.
Classification
Type
D - Article in proceedings
CEP classification
JC - Computer hardware and software
OECD FORD branch
—
Result continuities
Project
—
Continuities
Z - Vyzkumny zamer (s odkazem do CEZ)
Others
Publication year
2003
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Data specific for result type
Article name in the collection
Programmable Devices and Systems - PDS 2003
ISBN
0-08-044130-0
ISSN
—
e-ISSN
—
Number of pages
6
Pages from-to
232-237
Publisher name
Elsevier
Place of publication
Oxford
Event location
Ostrava
Event date
Jan 1, 2003
Type of event by nationality
WRD - Celosvětová akce
UT code for WoS article
—