Technology for improving the testability of modern digital circuits
Public support
Provider
Academy of Sciences of the Czech Republic
Programme
The supprot of targeted research projects (National proramme of research)
Call for proposals
Podpora projektů cíleného výzkumu 2 (SAV02005-NC)
Main participants
—
Contest type
VS - Public tender
Contract ID
1QS108040510
Alternative language
Project name in Czech
Technologie pro zlepšení testovatelnosti moderních číslicových obvodů
Annotation in Czech
Projekt si klade za cíl vytvořit novou technologii, jejíž výsledkem bude prototyp a návod, jak provádět diagnostiku SoC obvodu. Metoda, kterou chceme použít pro testování SoC obvodů je založena na tzv. RESPIN architektuře, kompatibilní s normou IEEE P1500. RESPIN architektura umožňuje rekonfigurovat zapojení jednotlivých jader obvodu tak, že každé jádro je testováno za pomocí jader okolních. Testovací data mohou být přenášena v komprimovaném tvaru a jejich dekomprese bude prováděna s pomocí okolních rekonfigurovaných jader až uvnitř obvodu. Pro tuto architekturu budou generovány komprimované testovací posloupnosti pomocí programu COMPAS, který byl vytvořen na pracovišti navrhovatele, prototyp bude realizován na obvodech FPGA ATMEL. Pro zlepšení diagnostikynavrhovaných obvodů bude vytvořen prostředek pro urychlení simulace poruch pomocí modelů implementovaných na dynamicky rekonfigurovatelných obvodech.
Scientific branches
R&D category
NV - Nonindustrial research (Applied research excluded Industrial research)
CEP classification - main branch
JC - Computer hardware and software
CEP - secondary branch
JA - Electronics and optoelectronics
CEP - another secondary branch
—
OECD FORD - equivalent branches <br>(according to the <a href="http://www.vyzkum.cz/storage/att/E6EF7938F0E854BAE520AC119FB22E8D/Prevodnik_oboru_Frascati.pdf">converter</a>)
20201 - Electrical and electronic engineering<br>20206 - Computer hardware and architecture
Completed project evaluation
Provider evaluation
U - Uspěl podle zadání (s publikovanými či patentovanými výsledky atd.)
Project results evaluation
A new SOC testing methodology was created. It uses the RESPIN architecture and a new test pattern compression tool COMPAS. A tool for ASIC circuit simulation on FPGA was developed. It speeds up the simulation ten times comparing with the software tools
Solution timeline
Realization period - beginning
Jan 1, 2005
Realization period - end
Dec 31, 2008
Project status
U - Finished project
Latest support payment
Feb 21, 2008
Data delivery to CEP
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Data delivery code
CEP09-AV0-1Q-U/03:3
Data delivery date
Jul 2, 2009
Finance
Total approved costs
6,464 thou. CZK
Public financial support
6,464 thou. CZK
Other public sources
0 thou. CZK
Non public and foreign sources
0 thou. CZK