Methods of polymorphic digital circuit design
Public support
Provider
Czech Science Foundation
Programme
Standard projects
Call for proposals
Standardní projekty 9 (SGA02006GA-ST)
Main participants
—
Contest type
VS - Public tender
Contract ID
102/06/0599
Alternative language
Project name in Czech
Metody návrhu polymorfních číslicových obvodů
Annotation in Czech
Jedná se o multidisciplinární projekt umělé inteligence a mikroelektroniky v nové oblasti výzkumu, která se nazývá polymorfní elektronika. Polymorfní obvody jsou takové obvody, které realizují různé užitečné funkce v různých prostředích (např. realizujísčítání při určité teplotě a násobení při jiné teplotě). Nedochází však u nich k přepínání těchto funkcí - jsou multifunkční v principu. Cílem projektu je navrhnout metody pro rutinní vytváření netriviálních polymorfních číslicových obvodů a demonstrovatmožnosti polymorfních obvodů v reálných aplikacích, které nelze známými technikami realizovat efektivně nebo vůbec. Pro realizaci netriviálních polymorfních obvodů budeme uvažovat polymorfní hradlo jako základní stavební blok. Na úrovni hradel také budou navrženy a implementovány návrhové metody, které budou využívat principy evolučního návrhu. V rámci projektu bude realizován integrovaný obvod, který bude obsahovat polymorfní hradla. Tento projekt vychází z naší dlouholeté zkušenosti v oblastech
Scientific branches
R&D category
ZV - Basic research
CEP classification - main branch
JC - Computer hardware and software
CEP - secondary branch
—
CEP - another secondary branch
—
OECD FORD - equivalent branches <br>(according to the <a href="http://www.vyzkum.cz/storage/att/E6EF7938F0E854BAE520AC119FB22E8D/Prevodnik_oboru_Frascati.pdf">converter</a>)
20206 - Computer hardware and architecture
Completed project evaluation
Provider evaluation
U - Uspěl podle zadání (s publikovanými či patentovanými výsledky atd.)
Project results evaluation
Reconfigurable polymorphic integrated circuit REPOMO32 was fabricated in the AMIS 0.7 um technology. The chip contains polymorphic NAND/NOR gates whose behavior is controlled by the level of power supply voltage. A controller was implemented in the FPGA
Solution timeline
Realization period - beginning
Jan 1, 2006
Realization period - end
Dec 31, 2008
Project status
U - Finished project
Latest support payment
Apr 25, 2008
Data delivery to CEP
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Data delivery code
CEP09-GA0-GA-U/02:2
Data delivery date
Oct 22, 2009
Finance
Total approved costs
2,115 thou. CZK
Public financial support
2,115 thou. CZK
Other public sources
0 thou. CZK
Non public and foreign sources
0 thou. CZK