Fundamental research on designing of CMOS fractional-order elements
Public support
Provider
Czech Science Foundation
Programme
Standard projects
Call for proposals
SGA0202300001
Main participants
Vysoké učení technické v Brně / Fakulta elektrotechniky a komunikačních technologií
Contest type
VS - Public tender
Contract ID
23-06070S
Alternative language
Project name in Czech
Základní výzkum v návrhu CMOS prvků fraktálního řádu
Annotation in Czech
Projekt se věnuje výzkumu popisu a návrhu prvků fraktálního řádu, zejména fraktálních kapacitorů (FOC), nezbytných pro následnou syntézu analogových systémů fraktálního (neceločíselného) řádu. Tyto zkoumané prvky jsou tvořené obvody na principu rezistivních a kapacitních vrstev a pro jejich popis a návrh využívají teorie obvodů s rozprostřenými parametry. Je navržen návrhový software, který na základě požadavků na parametry samotného FOC a parametrů očekávaného způsobu realizace, specifikovaných v přihlášce projektu, navrhne parametry pro možnou CMOS implementaci. Správnost matematického popisu a návrhového software je ověřena experimentální realizací diskrétních prvků FOC na CMOS čipu. Návrh má za cíl dovolit elektronické řízení parametrů realizovaného prvku, kterého v praxi nebylo dosud dosaženo. To přinese další rozvoj oblasti elektroniky, návrhu analogových fraktálních systémů a výrazně rozšíří aplikační potenciál obvodů neceločíselného řádu.
Scientific branches
R&D category
ZV - Basic research
OECD FORD - main branch
20201 - Electrical and electronic engineering
OECD FORD - secondary branch
—
OECD FORD - another secondary branch
—
CEP - equivalent branches <br>(according to the <a href="http://www.vyzkum.cz/storage/att/E6EF7938F0E854BAE520AC119FB22E8D/Prevodnik_oboru_Frascati.pdf">converter</a>)
JA - Electronics and optoelectronics<br>JB - Sensors, detecting elements, measurement and regulation
Completed project evaluation
Provider evaluation
U - Uspěl podle zadání (s publikovanými či patentovanými výsledky atd.)
Project results evaluation
The project achieved 20 functional CMOS chips with electronic FOE control, 2 design software programs and a validated hardware prototype. Results include a novel MOS-based FOE synthesis, optimized low-cost liquid impedance sensing and MHz-range modular analog blocks. The work refined CMOS design parameters, bridging theoretical fractional-order models with silicon-level hardware.
Solution timeline
Realization period - beginning
Jan 1, 2023
Realization period - end
Dec 31, 2025
Project status
U - Finished project
Latest support payment
Mar 7, 2025
Data delivery to CEP
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Data delivery code
CEP26-GA0-GA-U
Data delivery date
Jul 13, 2026
Finance
Total approved costs
7,266 thou. CZK
Public financial support
6,462 thou. CZK
Other public sources
804 thou. CZK
Non public and foreign sources
0 thou. CZK