FPGA Based Test Module for Error Bit Evaluation in Serial Links

Result code in IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F06%3APU57242" target="_blank" >RIV/00216305:26220/06:PU57242 - isvavai.cz</a>

Result on the web

—

DOI - Digital Object Identifier

—

Result language

angličtina

Original language name

FPGA Based Test Module for Error Bit Evaluation in Serial Links

Original language description

Test module based on FPGA is designed for serial links. Errors detected by test are preliminarily evaluated and corresponding information is sent by the Ethernet interface into a master computer. The module is suitable for long-term testing without needof human intervention.

Czech name

Testovací modul pro vyhodnocení bitových chyb sériových spojů založený na FPGA

Czech description

Testovací modul založený na FPGA je určen pro sériové spoje. Chyby zjištěné testem jsou předběžně vyhodnoceny a prostřednictvím rozhraní Ethernet jsou příslušné informace odeslány do řídicího počítače. Modul je vhodný pro dlouhodobé testování bez nutnosti obsluhy.

Type

J_x - Unclassified - Peer-reviewed scientific article (Jimp, Jsc and Jost)

CEP classification

JA - Electronics and optoelectronics

OECD FORD branch

—

Project

Result was created during the realization of more than one project. More information in the Projects tab.

Continuities

Z - Vyzkumny zamer (s odkazem do CEZ)

Publication year

2006

Confidentiality

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Name of the periodical

Radioengineering

ISSN

1210-2512

e-ISSN

—

Volume of the periodical

2006

Issue of the periodical within the volume

1

Country of publishing house

CZ - CZECH REPUBLIC

Number of pages

4

Pages from-to

38-41

UT code for WoS article

—

EID of the result in the Scopus database

—