RTL Testability Verification System
The result's identifiers
Result code in IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F04%3APU49213" target="_blank" >RIV/00216305:26230/04:PU49213 - isvavai.cz</a>
Result on the web
—
DOI - Digital Object Identifier
—
Alternative languages
Result language
angličtina
Original language name
RTL Testability Verification System
Original language description
This paper discusses register transfer level (RTL) digital circuit design testability verification. Digital circuit design testability verification is used to judge if the digital circuit design, analyzed and eventually modified by method leading to partial scan, is really testable. This is because the method utilizes I-paths, but doesn't take into account dependencies of these I-paths. So there conflicts and deadlocks may appear when these I-paths in the circuit are set up. The RTL digital circuit desiign testability verification detects this problem. The main goal of this work is to develop and implement software system for automatic testability verification of register transfer level digital circuit design. In the implementation of the system, a C/EPetri Nets approach is used. The input to the system is formal specification of digital circuit design and list of digital circuit design modifications (scan chain), the output from the system is the decision if the circuit is testable o
Czech name
Systém pro verifikaci testovatelnosti RT obvodů
Czech description
Tento článek řeší verifikaci testovatelnosti číslicových obvodů na úrovni RT. Verifikaci testovatelnosti lze použít pro posouzení, zda navržený číslicový obvod po analýze a eventuální úpravě na snadnou testovatelnost vedoucí na částečný scan je skutečněsnadno testovatelný. Je to proto, že používané matoda využívající i cest neberou vždy v potaz vzájemné závislosti těchto i cest. Proto mohou vznikat konflikty a uváznutí v případě, že tyto i cesty jsou využity současně. Navržená metodika verifikace testovatelnosti RT obvodů tyto problémy umí detekovat. Hlavním cílem naší práce je vytvořit programový systém pro automatickou verifikaci testovatelnosti RT obvodů. Při implementaci bylo využito C/E Petriho sítí. Vstupem do systému je formální specifikaceobvodu a seznam modifikací pro snadnou testovatelnost (řetězec scan). Výstupem je rozhodnutí, zda obvod takto navržený je skutečně snadno testovatelný či nikoliv. Jestliže je obvod označen jako ne snadno testovatelný, je třeba zásahu ope
Classification
Type
D - Article in proceedings
CEP classification
JC - Computer hardware and software
OECD FORD branch
—
Result continuities
Project
Result was created during the realization of more than one project. More information in the Projects tab.
Continuities
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)
Others
Publication year
2004
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Data specific for result type
Article name in the collection
Proceedings of the Work In Progress Session of 30th Euromicro Conference
ISBN
3-902457-05-8
ISSN
—
e-ISSN
—
Number of pages
2
Pages from-to
101-102
Publisher name
Johannes Kepler University Linz
Place of publication
Linz
Event location
Rennes
Event date
Aug 31, 2004
Type of event by nationality
EUR - Evropská akce
UT code for WoS article
—