Set of tools for RTL circuits testability analysis
The result's identifiers
Result code in IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F07%3APR23022" target="_blank" >RIV/00216305:26230/07:PR23022 - isvavai.cz</a>
Result on the web
—
DOI - Digital Object Identifier
—
Alternative languages
Result language
angličtina
Original language name
Set of tools for RTL circuits testability analysis
Original language description
Developed tools can be used for automatic transformation of digital circuit design written in structural VHDL to formal model that was developed on DCS. It is possible to use them for transparent data paths (I-paths) search, testability analysis, scan chain design. Custom cell libraries can be used.
Czech name
Sada nástrojů pro analýzu testovatelnosti obvodů na úrovni RTL
Czech description
Vytvořené nástroje umožňují automatický převod návrhu obvodu zapsaného pomocí strukturálního VHDL na formální model vyvinutý na UPSY. Lze je použít pro nalezení transparentních datových cest (I-cest), analýzu testovatelnosti, návrh řetězce scan. Je možnévyužít vlastní knihovny prvků.
Classification
Type
X - Unclassified
CEP classification
JC - Computer hardware and software
OECD FORD branch
—
Result continuities
Project
—
Continuities
Z - Vyzkumny zamer (s odkazem do CEZ)
Others
Publication year
2007
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů