Test Pattern Compression for Circuits with the RESPIN Architecture

Result code in IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F46747885%3A24220%2F05%3A00000136" target="_blank" >RIV/46747885:24220/05:00000136 - isvavai.cz</a>
Result on the web
—
DOI - Digital Object Identifier
—

Result language
angličtina
Original language name
Test Pattern Compression for Circuits with the RESPIN Architecture
Original language description
The test pattern compaction method combined with test input data compression technique for the RESPIN architecture is presented. RESPIN architecture is compatible with the IEEE 1500 standard and can be implemented in complex SoCs.
Czech name
Komprese testovacích vzorků pro obvody s RESPIN architekturou
Czech description
Článek představuje kompaktní metodu s kombinací kompresní techniky, která připravuje komprimované testovací vzorky pro RESPIN architekturu. RESPIN architektura je kompatibilní se standardem IEEE 1500.

Project
<a href="/en/project/GA102%2F04%2F2137" target="_blank" >GA102/04/2137: Design of highly reliable control systems built on dynamically reconfigurable FPGAs.</a><br>
Continuities
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Publication year
2005
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Article name in the collection
Informal Digest of Papers of the 10th IEEE European Test Symposium
ISBN
83-919289-9-3
ISSN
—
e-ISSN
—
Number of pages
6
Pages from-to
141-146
Publisher name
—
Place of publication
Tallinn, Estonia
Event location
Tallinn, Estonia
Event date
May 22, 2005
Type of event by nationality
WRD - Celosvětová akce
UT code for WoS article
—

Similar results(10)