Digital Circuits Models in VHDL and Verilog

Result code in IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F61989100%3A27240%2F01%3A00001085" target="_blank" >RIV/61989100:27240/01:00001085 - isvavai.cz</a>

Result on the web

—

DOI - Digital Object Identifier

—

Result language

čeština

Original language name

Modely obvodů v jazycích VHDL a Verilog

Original language description

Studie generických modelů sekvenčních obvodů a jejich experimentálního ověřování simulací v systémech fy. Mentor Graphics a Actel. Syntéza závislá na podmínkách daných pro systém s nejmenším počtem ekvivalentních hradel a systém s nejkratší odezvou poskytuje rozdílné výsledky, které jsou ve studii porovnávány.

Czech name

Modely obvodů v jazycích VHDL a Verilog

Czech description

—

Type

J_x - Unclassified - Peer-reviewed scientific article (Jimp, Jsc and Jost)

CEP classification

JC - Computer hardware and software

OECD FORD branch

—

Project

<a href="/en/project/GA102%2F01%2F1531" target="_blank" >GA102/01/1531: Formal approaches in digital circuit diagnostics - testable design verification</a><br>

Continuities

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Publication year

2001

Confidentiality

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Name of the periodical

Sdělovací technika

ISSN

0039-9942

e-ISSN

—

Volume of the periodical

Neuveden

Issue of the periodical within the volume

12

Country of publishing house

CZ - CZECH REPUBLIC

Number of pages

2

Pages from-to

12-13

UT code for WoS article

—

EID of the result in the Scopus database

—