Efficient FPGA Implementation of Equalizer for Finite Interval Constant Modulus Algorithm

Result code in IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F67985556%3A_____%2F06%3A00075993" target="_blank" >RIV/67985556:_____/06:00075993 - isvavai.cz</a>

Alternative codes found

RIV/68407700:21230/06:00121413

Result on the web

—

DOI - Digital Object Identifier

—

Result language

angličtina

Original language name

Efficient FPGA Implementation of Equalizer for Finite Interval Constant Modulus Algorithm

Original language description

This paper deals with the optimization of iterative algorithms with matrix operations or nested loops for hardware implementation in FPGA, using Integer Linear Programming (ILP). The method is demonstrated on an implementation of the FI-CMA. We used twopipelined arithmetic libraries based on the logarithmic number system or the IEEE floating-point number system. Traditional approaches to the scheduling of nested loops lead to a relatively large code, which is unsuitable for FPGA implementation. This paper presents a new high-level synthesis methodology, which models both, iterative loops and imperfectly nested loops, by means of the system of linear inequalities. Moreover, memory access is considered as an additional resource constraint. Since the solutions of ILP formulated problems are known to be computationally intensive, important part of the article is devoted to the reduction of the problem size.

Czech name

Efektivní FPGA implementace FI-CMA ekvalizéru

Czech description

Příspěvek presentuje metodu optimalizace iterativních algoritmů s maticovými operacemi nebo s vnořenými smyčkami a její použití pro implementaci těchto algoritmů na FPGA. Metoda je demonstrována na implementaci FI-CMA ekvalizéru. V práci byli použity dvěpipelinované aritmetické knihovny pro práci s necelými čísli: logaritmická aritmetika a standardní IEEE floating pointová aritmetika. Tradiční metody optimalizace vnořených smyček vedou ke kódu, který není vhodný pro implementaci na FPGA. Tento příspěvek presentuje novou metodologii syntézy vyšší úrovně, která je schopna modelovat obecné vnořené smyčky pomocí systému nerovností. Navíc, počet přístupů do paměti je uvažována jako přádavné omezující kritérium. Článek se také zabývá snížením výpočetní náročnosti ILP problému.

Type

D - Article in proceedings

CEP classification

JA - Electronics and optoelectronics

OECD FORD branch

—

Project

Result was created during the realization of more than one project. More information in the Projects tab.

Continuities

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>Z - Vyzkumny zamer (s odkazem do CEZ)

Publication year

2006

Confidentiality

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Article name in the collection

IEEE Symposium on Industrial Embedded Systems - IES 2006, Proceedings of

ISBN

1-4244-0777-X

ISSN

—

e-ISSN

—

Number of pages

10

Pages from-to

1-10

Publisher name

CNRS-ENS

Place of publication

Lyon

Event location

Antibes Juan-Les-Pins

Event date

Oct 18, 2006

Type of event by nationality

WRD - Celosvětová akce

UT code for WoS article

—