Connection of a standard CMOS cell with reduced data dependence of static consumption
The result's identifiers
Result code in IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21240%2F21%3A00352290" target="_blank" >RIV/68407700:21240/21:00352290 - isvavai.cz</a>
Result on the web
<a href="https://isdv.upv.cz/doc/FullFiles/Patents/FullDocuments/308/308895.pdf" target="_blank" >https://isdv.upv.cz/doc/FullFiles/Patents/FullDocuments/308/308895.pdf</a>
DOI - Digital Object Identifier
—
Alternative languages
Result language
čeština
Original language name
Zapojení standardní buňky CMOS se sníženou datovou závislostí statické spotřeby
Original language description
Statický CMOS obvod (100) obsahuje bloky PMOS (104) a NMOS (105). Blok PMOS (104) je připojen mezi virtuální napájecí uzel (102) připojený k napájecímu vodiči a výstup (101). Blok NMOS (105) je připojen mezi virtuální zemní uzel (103) připojený k zemnímu vodiči a výstup (101). Na výstup O (101) statického CMOS obvodu (100) je připojen vstup řetězce tvořeného alespoň jedním balančním invertorem. Výstup tohoto řetězce je výstupem celého zapojení. Velikost balančních invertorů zařazených v řetězci je optimalizovaná dle statického CMOS obvodu (100), kdy součet statické spotřeby včetně spotřeby indukované osvícením balančních invertorů (200, 300, 400) v řetězci a statického CMOS obvodu (100) je pro všechny možné kombinace vstupů statického CMOS obvodu (100) co nejbližší konstantě. Statický CMOS obvod (100) je doplněn kombinací dalších zapojení. ### Patent využíván vlastníkem.
Czech name
Zapojení standardní buňky CMOS se sníženou datovou závislostí statické spotřeby
Czech description
Statický CMOS obvod (100) obsahuje bloky PMOS (104) a NMOS (105). Blok PMOS (104) je připojen mezi virtuální napájecí uzel (102) připojený k napájecímu vodiči a výstup (101). Blok NMOS (105) je připojen mezi virtuální zemní uzel (103) připojený k zemnímu vodiči a výstup (101). Na výstup O (101) statického CMOS obvodu (100) je připojen vstup řetězce tvořeného alespoň jedním balančním invertorem. Výstup tohoto řetězce je výstupem celého zapojení. Velikost balančních invertorů zařazených v řetězci je optimalizovaná dle statického CMOS obvodu (100), kdy součet statické spotřeby včetně spotřeby indukované osvícením balančních invertorů (200, 300, 400) v řetězci a statického CMOS obvodu (100) je pro všechny možné kombinace vstupů statického CMOS obvodu (100) co nejbližší konstantě. Statický CMOS obvod (100) je doplněn kombinací dalších zapojení. ### Patent využíván vlastníkem.
Classification
Type
P - Patent
CEP classification
—
OECD FORD branch
20206 - Computer hardware and architecture
Result continuities
Project
<a href="/en/project/EF16_019%2F0000765" target="_blank" >EF16_019/0000765: Research Center for Informatics</a><br>
Continuities
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)
Others
Publication year
2021
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Data specific for result type
Patent/design ID
308895
Publisher
CZ001 -
Publisher name
Industrial Property Office
Place of publication
Prague
Publication country
CZ - CZECH REPUBLIC
Date of acceptance
Jun 30, 2021
Owner name
České vysoké učení technické v Praze, Jugoslávských partyzánů 1580/3, 160 00 Praha 6, Dejvice, Česká republika
Method of use
A - Výsledek využívá pouze poskytovatel
Usage type
A - K využití výsledku jiným subjektem je vždy nutné nabytí licence