Formal Model of Testable Block

Result code in IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F06%3APU66879" target="_blank" >RIV/00216305:26230/06:PU66879 - isvavai.cz</a>
Result on the web
—
DOI - Digital Object Identifier
—

Result language
angličtina
Original language name
Formal Model of Testable Block
Original language description
Formal model of a circuit on RT level is described in this paper. The model is used to describe properties of Testable Block. It is indicated how the concept of Testable Block can be used to reduce RT level test application time by decreasing the numberof register included into scan chain.
Czech name
Formální model Testovatelného bloku
Czech description
V článku je popsán formální model obvodu na úrovni RT. Model je použit k popisu vlastností Testovatelného bloku. Dále je ukázáno jak může být koncept Testovatelného bloku použit ke snížení času testu a snížení počtu registrů zařazených do řetězce scan.

Project
<a href="/en/project/GA102%2F04%2F0737" target="_blank" >GA102/04/0737: Modern methods of digital system synthesis</a><br>
Continuities
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Publication year
2006
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Article name in the collection
Proceedings of 12th Conference Student EEICT 2006, Volume 4
ISBN
80-214-3163-6
ISSN
—
e-ISSN
—
Number of pages
5
Pages from-to
451-455
Publisher name
Faculty of Electrical Engineering and Communication BUT
Place of publication
Brno
Event location
Brno
Event date
Apr 27, 2006
Type of event by nationality
CST - Celostátní akce
UT code for WoS article
—

Similar results(10)