Testability Analysis Based on Formal Model

Result code in IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F06%3APU66972" target="_blank" >RIV/00216305:26230/06:PU66972 - isvavai.cz</a>
Result on the web
—
DOI - Digital Object Identifier
—

Result language
angličtina
Original language name
Testability Analysis Based on Formal Model
Original language description
Formal model of a circuit on RT level is described in this paper. The model is used to describe properties of Testable Block. It is indicated how the concept of Testable Block can be used to reduce RT level test application time by decreasing the numberof register included into scan chain.
Czech name
Analýza testovatelnosti založená na formálním modelu
Czech description
V článku je popsán formální model obvodu na RT úrovni. Model je použit k popsání vlastností Testovatelného bloku. Je naznačeno jak je možné návrh Testovatelného bloku použít k snížení počtu registrů zařazených do řetězce scan na RT úrovni.

Project
<a href="/en/project/GA102%2F04%2F0737" target="_blank" >GA102/04/0737: Modern methods of digital system synthesis</a><br>
Continuities
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Publication year
2006
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Article name in the collection
Proceedings of the Sevnth International Scientific Conference ECI 2006
ISBN
80-8073-598-0
ISSN
—
e-ISSN
—
Number of pages
6
Pages from-to
243-248
Publisher name
Faculty of Electrical Engineering and Informatics, University of Technology Košice
Place of publication
Košice
Event location
Herľany
Event date
Sep 20, 2006
Type of event by nationality
EUR - Evropská akce
UT code for WoS article
—

Similar results(10)