Test Controller Synthesis Constrained by Circuit Testability Analysis
The result's identifiers
Result code in IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F07%3APU70868" target="_blank" >RIV/00216305:26230/07:PU70868 - isvavai.cz</a>
Result on the web
—
DOI - Digital Object Identifier
—
Alternative languages
Result language
angličtina
Original language name
Test Controller Synthesis Constrained by Circuit Testability Analysis
Original language description
In the paper, a method for test controller synthesis based on testability analysis results is presented. The proposed method enables to create a Finite State Machine with output, which can control all enable, address and clock inputs of elements in the circuit during the test application process. Proposed testability analysis method is efficient for RT level pipelined data-path circuit. Close coupling of testability analysis and test controller synthesis saves the test cost in terms of area overhead, test time and fault coverage. All processes are described formally.
Czech name
Syntéza řadiče testu založená na analýze testovatelnosti obvodu
Czech description
V článku je popsána metoda syntézy řadiče testu využívající výsledky analýzy testovatelnosti. Navržená metoda umožňuje vytvořit konečný automat s výstupem, jež může v průběhu testu řídit povolovací, adresové a hodinové vstupy prvků testovaného obvodu. Popsaná metoda analýzy testovatelnosti je efektivní pro zřetězené struktury datové části obvodů popsané na úrovni RT. Těsné svázání analýzy testovatelnost a syntézy řadiče testu umožní zlevnit testování obvodů ve smyslu snížení plochy čipu nutné pouzepro testování, snížení doby testu a zvýšení pokrytí poruch. Veškeré postupy jsou formálně popsány.
Classification
Type
D - Article in proceedings
CEP classification
JC - Computer hardware and software
OECD FORD branch
—
Result continuities
Project
—
Continuities
Z - Vyzkumny zamer (s odkazem do CEZ)
Others
Publication year
2007
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Data specific for result type
Article name in the collection
Proceedings of 10th Euromicro Conference on Digital System Design, Architectures, Methods and Tools
ISBN
0-7695-2978-X
ISSN
—
e-ISSN
—
Number of pages
8
Pages from-to
626-633
Publisher name
IEEE Computer Society Press
Place of publication
Los Alamitos
Event location
Lübeck
Event date
Aug 27, 2007
Type of event by nationality
WRD - Celosvětová akce
UT code for WoS article
—