Effective implementation of symbol synchronization in VHLD language for software define receiver based on FPGA
The result's identifiers
Result code in IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F49777513%3A23220%2F13%3A43920099" target="_blank" >RIV/49777513:23220/13:43920099 - isvavai.cz</a>
Result on the web
<a href="http://partnerstvi.fel.zcu.cz/vysledky" target="_blank" >http://partnerstvi.fel.zcu.cz/vysledky</a>
DOI - Digital Object Identifier
—
Alternative languages
Result language
čeština
Original language name
Efektivní implementace symbolové synchronizace v jazyce VHDL pro softwarově definovaný přijímač na FPGA
Original language description
Software implementuje symbolovou synchronizaci v jazyce VHDL pro využití v oblasti softwarově definovaného rádia. Implementace je založena na digitálním fázovém závěsu a detektor určení chyby časovaní symbolů na metodách Maximum Likelihood. Navržené synchronizační schéma je možné využít přímo v demodulátorech mQAM případně BPSK. Předkládané řešení se skládá ze dvou neoddělitených částí. První část obsahuje kompletní simulaci v programu Matlab a umožňuje export konstant v pevné řádové čárce (kvantovanýchna určitý počet bitů) do textové souboru. Tyto konstanty jsou nutné pro IIR filtr fázového závěsu v hlavním modulu symbolové synchronizace ve VHDL. V bloku VHDL je využito zřetězené zpracování a v maximální míře je využito paralelizace jednotlivých procesů. Funkčnost byla ověřena pomocí testovací rutiny v programu Modelsim. Syntéza proběhla úspěšně na hradlovém poli s FPGA Altera Cyclone IV.
Czech name
Efektivní implementace symbolové synchronizace v jazyce VHDL pro softwarově definovaný přijímač na FPGA
Czech description
Software implementuje symbolovou synchronizaci v jazyce VHDL pro využití v oblasti softwarově definovaného rádia. Implementace je založena na digitálním fázovém závěsu a detektor určení chyby časovaní symbolů na metodách Maximum Likelihood. Navržené synchronizační schéma je možné využít přímo v demodulátorech mQAM případně BPSK. Předkládané řešení se skládá ze dvou neoddělitených částí. První část obsahuje kompletní simulaci v programu Matlab a umožňuje export konstant v pevné řádové čárce (kvantovanýchna určitý počet bitů) do textové souboru. Tyto konstanty jsou nutné pro IIR filtr fázového závěsu v hlavním modulu symbolové synchronizace ve VHDL. V bloku VHDL je využito zřetězené zpracování a v maximální míře je využito paralelizace jednotlivých procesů. Funkčnost byla ověřena pomocí testovací rutiny v programu Modelsim. Syntéza proběhla úspěšně na hradlovém poli s FPGA Altera Cyclone IV.
Classification
Type
R - Software
CEP classification
JA - Electronics and optoelectronics
OECD FORD branch
—
Result continuities
Project
—
Continuities
S - Specificky vyzkum na vysokych skolach
Others
Publication year
2013
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Data specific for result type
Internal product ID
22110-SW004-2013
Technical parameters
Kontakt: ing. Pavel Fiala, Univerzitní 8, 306 14 Plzeň, 377634267.
Economical parameters
výsledek je využíván příjemcem ZČU, ekonomické parametry se neuvádějí
Owner IČO
49777513
Owner name
Západočeská univerzita v Plzni