Analysis of Applicability of Partial Runtime Reconfiguration in Fault Emulator in Xilinx FPGAs

Result code in IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F67985556%3A_____%2F08%3A00306846" target="_blank" >RIV/67985556:_____/08:00306846 - isvavai.cz</a>

Result on the web

—

DOI - Digital Object Identifier

—

Result language

angličtina

Original language name

Analysis of Applicability of Partial Runtime Reconfiguration in Fault Emulator in Xilinx FPGAs

Original language description

This paper analyses applicability of partial runtime reconfiguration (PRR) in fault emulators based on FPGAs of Xilinx Virtex family. PRR is used for loading emulator modules and for injecting faults into the emulated circuit. Since the time of reconfiguration may have significant impact on its usability, this paper deals with this issue. The goal was to accelerate PRR and to evaluate the time needed for fault injection by PRR on these FPGAs. Experimental results show that we have achieved up to eight times faster reconfiguration compared to the original Xilinx method, and fault injection time about 77us per one emulated fault.

Czech name

Analýza možností použití částečné dynamické rekonfigurace v emulátoru poruch v FPGA Xilinx

Czech description

Tento článek se zabývá možnostmi využití částečné dynamické rekonfigurace v emulátoru poruch v FPGA Xilinx Virtex. Částečná dynamická rekonfigurace je použita pro nahrávání modulů emulátoru do FPGA a pro vkládání poruch. Využitelnost dynamické rekonfigurace velmi závisí na době rekonfigurace, a proto se tento článek zabývá také urychlením rekonfigurace a vyhodnocením času potřebného pro vložení jedné poruchy. Navrhovaná metoda rekonfigurace byla až 8x rychlejší než původní metoda. Naměřená doba vloženíjedné poruchy byla 77us.

Type

D - Article in proceedings

CEP classification

JC - Computer hardware and software

OECD FORD branch

—

Project

<a href="/en/project/1QS108040510" target="_blank" >1QS108040510: Technology for improving the testability of modern digital circuits</a><br>

Continuities

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>Z - Vyzkumny zamer (s odkazem do CEZ)

Publication year

2008

Confidentiality

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Article name in the collection

Proceedings 2008 IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems

ISBN

978-1-4244-2276-0

ISSN

—

e-ISSN

—

Number of pages

4

Pages from-to

178-181

Publisher name

IEEE

Place of publication

Piscataway

Event location

Bratislava

Event date

Apr 16, 2008

Type of event by nationality

WRD - Celosvětová akce

UT code for WoS article

—