Implementation of the Least-Squares Lattice with Order and Forgetting Factor Estimation for FPGA
The result's identifiers
Result code in IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F67985556%3A_____%2F08%3A00312228" target="_blank" >RIV/67985556:_____/08:00312228 - isvavai.cz</a>
Result on the web
—
DOI - Digital Object Identifier
—
Alternative languages
Result language
angličtina
Original language name
Implementation of the Least-Squares Lattice with Order and Forgetting Factor Estimation for FPGA
Original language description
A high performance RLS lattice filter with the esti- mation of an unknown order and forgetting factor of identified system was developed and implemented as a PCORE coprocessor for Xilinx EDK. The coproces- sor implemented in FPGA hardware can fully exploit parallelisms in the algorithm and remove load from a microprocessor. The EDK integration allows effective programming and debugging of hardware accelerated DSP applications. The RLS lattice core extended by the order and forgetting factor estimation was imple- mented using the logarithmic numbers system (LNS) arithmetic. An optimal mapping of the RLS lattice onto the LNS arithmetic units found by the cyclic scheduling was used. The schedule allows us to run four independent filters in parallel on onearithmetic macro set. The coprocessor containing the RLS lat- tice core is highly configurable.
Czech name
Implementace příčkového algoritmu nejmenších čtverců s odhadem řádu a zapomínaní pro FPGA
Czech description
Práce popisuje strukturu RLS lattice filtru rozšířeného o odhadování neznámého řádu a koeficientu exponenciálního zapomínání identifikovaného systému. Filtr byl implementován jako koprocesor pro vestavěný FPGA mikroprocesor Microblaze (Xilinx EDK). FPGAimplementace umožňuje využít paralelizmy algoritmu a zaároveň přesun výpočetní zátěže z procesoru do hardware. Vlastní implementace formou koprocesoru umožňuje snadné programování a ladění hardwarově akcelerovaných DSP aplikací. Pro implementaci byla použita logaritmická aritmetika. Optimální rozvrh operací algoritmu byl nalezen iterativním rozvrhováním. Pomocí tohoto postupu byla objevena možnost implementovat 4 nezávislé parallelní filtry. Ty pak moho být v koprocesoru kofigurovány buď parallelně s odhadnováním až čtyř hypotéz o zapomínání nebo sériově zřetězeně pro zvýšení výkonu. Bylo demonstrováno, že navržený koprocesor zvýší vykon oproti procesoru 20x a zaroveň překonává 2.7x optimalizované řešení v 50MIPS SHARC DSP.
Classification
Type
J<sub>x</sub> - Unclassified - Peer-reviewed scientific article (Jimp, Jsc and Jost)
CEP classification
IN - Informatics
OECD FORD branch
—
Result continuities
Project
<a href="/en/project/1M0567" target="_blank" >1M0567: Centre for Applied Cybernetics</a><br>
Continuities
Z - Vyzkumny zamer (s odkazem do CEZ)
Others
Publication year
2008
Confidentiality
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Data specific for result type
Name of the periodical
EURASIP Journal on Advances in Signal Processing
ISSN
1687-6172
e-ISSN
—
Volume of the periodical
2008
Issue of the periodical within the volume
2008
Country of publishing house
US - UNITED STATES
Number of pages
11
Pages from-to
—
UT code for WoS article
000259469100001
EID of the result in the Scopus database
—