Hardwarová akcelerace vysokorychlostní DPDK SmartNIC
Cíle projektu
Cílem projektu je vytvořit unikátní chytrou síťovou kartu postavenou na široce používaných standardech DPDK a RTE Flow, která díky technologii FPGA dosahuje vysoký výkon a je tak použitelná pro vysokorychlostní sítě až do rychlosti 400 Gb/s. Klíčové je poskytnout kompletní řešení pro FPGA karty tak, aby ho mohl efektivně využít běžný vývojář síťové aplikace. Místo nutnosti programovat FPGA bude možné využít připravené hardwarově akcelerované funkce pro cílové aplikace. Navázání funkcí na rozšířený softwarový systém DPDK se standardním akceleračním rozhraním RTE Flow umožní dosažení jednoduchého využití výhod technologie FPGA vývojářem software. Zrychlí se tak vývoj nových služeb, sníží potřebná kompetence vývojového týmu a klesnou úvodní náklady nebo rizika spojena s tvorbou firmware.
Klíčová slova
AccelerationNetwork trafficPacket processingDPDKRTE FlowHardwareFPGA
Veřejná podpora
Poskytovatel
Technologická agentura ČR
Program
TREND
Veřejná soutěž
STA02023FW090
Hlavní účastníci
BrnoLogic, spol. s r.o.
Druh soutěže
VS - Veřejná soutěž
Číslo smlouvy
FW09020003 - Smlouva o poskytnutí podpory
Alternativní jazyk
Název projektu anglicky
Hardware acceleration of high-speed DPDK SmartNIC
Anotace anglicky
The aim of this project is to create a unique FPGA accelerated SmartNIC solution based on widely used DPDK and RTE Flow standards, which will achieve high level of performance sufficient for network speeds of up to 400 Gb/s. The key goal is to provide a complete acceleration solution for easy use by network applications developers. Instead of tedious FPGA design, they would be able to directly use prepared accelerated features in their applications. Standard software DPDK API used with popular RTE Flow processing offload interface enable software developers to easily unlock the benefits of FPGA technology. This will lead to a more rapid development cycle for new services, lower know-how threshold for design teams, and reduced initial cost or risk associated with firmware implementation.
Vědní obory
Kategorie VaV
VV - Experimentální vývoj
OECD FORD - hlavní obor
20203 - Telecommunications
OECD FORD - vedlejší obor
10201 - Computer sciences, information science, bioinformathics (hardware development to be 2.2, social aspect to be 5.8)
OECD FORD - další vedlejší obor
20206 - Computer hardware and architecture
CEP - odpovídající obory
(dle převodníku)AF - Dokumentace, knihovnictví, práce s informacemi
BC - Teorie a systémy řízení
BD - Teorie informace
IN - Informatika
JC - Počítačový hardware a software
JW - Navigace, spojení, detekce a protiopatření
Termíny řešení
Zahájení řešení
1. 7. 2023
Ukončení řešení
30. 6. 2025
Poslední stav řešení
K - Končící víceletý projekt
Poslední uvolnění podpory
28. 2. 2024
Dodání dat do CEP
Důvěrnost údajů
C - Předmět řešení projektu podléhá obchodnímu tajemství (§ 504 Občanského zákoníku), ale název projektu, cíle projektu a u ukončeného nebo zastaveného projektu zhodnocení výsledku řešení projektu (údaje P03, P04, P15, P19, P29, PN8) dodané do CEP, jsou upraveny tak, aby byly zveřejnitelné.
Systémové označení dodávky dat
CEP25-TA0-FW-R
Datum dodání záznamu
20. 2. 2025
Finance
Celkové uznané náklady
12 669 tis. Kč
Výše podpory ze státního rozpočtu
9 307 tis. Kč
Ostatní veřejné zdroje financování
0 tis. Kč
Neveřejné tuz. a zahr. zdroje finan.
3 354 tis. Kč
Základní informace
Uznané náklady
12 669 tis. Kč
Statní podpora
9 307 tis. Kč
73%
Poskytovatel
Technologická agentura ČR
OECD FORD
Telecommunications
Doba řešení
01. 07. 2023 - 30. 06. 2025