Parallelization of brute-force attack on MD5 hash algorithm on FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216224%3A14330%2F19%3A00115599" target="_blank" >RIV/00216224:14330/19:00115599 - isvavai.cz</a>

Výsledek na webu

<a href="http://dx.doi.org/10.1109/VLSID.2019.00034" target="_blank" >http://dx.doi.org/10.1109/VLSID.2019.00034</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/VLSID.2019.00034" target="_blank" >10.1109/VLSID.2019.00034</a>

Jazyk výsledku

angličtina

Název v původním jazyce

Parallelization of brute-force attack on MD5 hash algorithm on FPGA

Popis výsledku v původním jazyce

FPGA implementation of MD5 hash algorithm is faster than its software counterpart, but a pre-image brute-force attack on MD5 hash still needs 2 power 128 iterations theoretically. This work attempts to improve the speed of the brute-force attack on the MD5 algorithm using hardware implementation. A full 64-stage pipelining is done for MD5 hash generation and three architectures are presented for guess password generation. A 32/34/26-instance parallelization of MD5 hash generator and password generator pair is done to search for a password that was hashed using the MD5 algorithm. The total performance of about 6G trials/second has been achieved using a single Virtex-7 FPGA device.

Název v anglickém jazyce

Parallelization of brute-force attack on MD5 hash algorithm on FPGA

Popis výsledku anglicky

FPGA implementation of MD5 hash algorithm is faster than its software counterpart, but a pre-image brute-force attack on MD5 hash still needs 2 power 128 iterations theoretically. This work attempts to improve the speed of the brute-force attack on the MD5 algorithm using hardware implementation. A full 64-stage pipelining is done for MD5 hash generation and three architectures are presented for guess password generation. A 32/34/26-instance parallelization of MD5 hash generator and password generator pair is done to search for a password that was hashed using the MD5 algorithm. The total performance of about 6G trials/second has been achieved using a single Virtex-7 FPGA device.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

10201 - Computer sciences, information science, bioinformathics (hardware development to be 2.2, social aspect to be 5.8)

Projekt

—

Návaznosti

I - Institucionalni podpora na dlouhodoby koncepcni rozvoj vyzkumne organizace

Rok uplatnění

2019

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

32nd International Conference on VLSI Design, VLSID 2019

ISBN

9781728104096

ISSN

1063-9667

e-ISSN

2380-6923

Počet stran výsledku

6

Strana od-do

88-93

Název nakladatele

IEEE

Místo vydání

New York

Místo konání akce

New York

Datum konání akce

1. 1. 2019

Typ akce podle státní příslušnosti

CST - Celostátní akce

Kód UT WoS článku

000470061200016