BIT ERROR RATE TESTER založený na stukturách FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F06%3APU58990" target="_blank" >RIV/00216305:26220/06:PU58990 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

BIT ERROR RATE TESTER BASED ON FPGA STRUCTURE

Popis výsledku v původním jazyce

This article describes the implementation of a RocketIO bit-error rate tester (BERT) on the DSP custom board FD64x. The BER test is aimed at the serial link between two transceivers placed in the Virtex-II Pro FPGA. The tester module generating PRBS pattern, verifying received data and counting bit errors.

Název v anglickém jazyce

BIT ERROR RATE TESTER BASED ON FPGA STRUCTURE

Popis výsledku anglicky

This article describes the implementation of a RocketIO bit-error rate tester (BERT) on the DSP custom board FD64x. The BER test is aimed at the serial link between two transceivers placed in the Virtex-II Pro FPGA. The tester module generating PRBS pattern, verifying received data and counting bit errors.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

—

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2006

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of IFAC WORKSHOP on Programmable Devices and Embedded Systems PDeS2003

ISBN

80-214-3130-

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

433-436

Název nakladatele

VUT Brno

Místo vydání

Brno

Místo konání akce

Brno

Datum konání akce

14. 2. 2006

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—