Optimization of oversampling Data Recovery

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F09%3APU82205" target="_blank" >RIV/00216305:26220/09:PU82205 - isvavai.cz</a>

Nalezeny alternativní kódy

RIV/60162694:G43__/09:#0003131

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

čeština

Název v původním jazyce

Optimization of oversampling Data Recovery

Popis výsledku v původním jazyce

The paper deals with the design and optimization of blind oversampling clock and data recovery (CDR) based on FPGA prototyping. The main advantage of the oversampling CDR is the fully digital architecture, which enables the FPGA-based testing and its subsequent integration into any ASIC technology. The oversampling CDR is a promising block for free space optical (FSO) applications because of its extremely short reacquisition time, which is the key feature for efficient communication over the frequentlyfading channel. An efficient statistical simulation model for the CDR optimization is presented. Our effort in optimization was focused mainly on the simplification of the decision algorithm while maintaining acceptable jitter tolerance. The suggested method was verified on the Xilinx FPGA platform.

Název v anglickém jazyce

Optimization of oversampling Data Recovery

Popis výsledku anglicky

The paper deals with the design and optimization of blind oversampling clock and data recovery (CDR) based on FPGA prototyping. The main advantage of the oversampling CDR is the fully digital architecture, which enables the FPGA-based testing and its subsequent integration into any ASIC technology. The oversampling CDR is a promising block for free space optical (FSO) applications because of its extremely short reacquisition time, which is the key feature for efficient communication over the frequentlyfading channel. An efficient statistical simulation model for the CDR optimization is presented. Our effort in optimization was focused mainly on the simplification of the decision algorithm while maintaining acceptable jitter tolerance. The suggested method was verified on the Xilinx FPGA platform.

Druh

D - Stať ve sborníku

CEP obor

JA - Elektronika a optoelektronika, elektrotechnika

OECD FORD obor

—

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2009

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Circuits and Systems, 2009. MWSCAS '09. 52nd IEEE International Midwest Symposium on

ISBN

978-1-4244-4479-3

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

—

Název nakladatele

IEEE

Místo vydání

Mexico

Místo konání akce

Cancun, Mexico

Datum konání akce

2. 8. 2009

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—