Vše

Co hledáte?

Vše
Projekty
Výsledky výzkumu
Subjekty

Rychlé hledání

  • Projekty podpořené TA ČR
  • Významné projekty
  • Projekty s nejvyšší státní podporou
  • Aktuálně běžící projekty

Chytré vyhledávání

  • Takto najdu konkrétní +slovo
  • Takto z výsledků -slovo zcela vynechám
  • “Takto můžu najít celou frázi”

Area Efficient Implementation of Fast Fourier Transform for ASIC

Identifikátory výsledku

  • Kód výsledku v IS VaVaI

    <a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F14%3APU109454" target="_blank" >RIV/00216305:26220/14:PU109454 - isvavai.cz</a>

  • Výsledek na webu

    <a href="https://ieeexplore.ieee.org/document/7296365" target="_blank" >https://ieeexplore.ieee.org/document/7296365</a>

  • DOI - Digital Object Identifier

    <a href="http://dx.doi.org/10.1109/TSP.2015.7296365" target="_blank" >10.1109/TSP.2015.7296365</a>

Alternativní jazyky

  • Jazyk výsledku

    angličtina

  • Název v původním jazyce

    Area Efficient Implementation of Fast Fourier Transform for ASIC

  • Popis výsledku v původním jazyce

    The paper presents an architecture of a module for computation of a Discrete Fourier Transform with a Fast Fourier Transform algorithm. The architecture is optimized for low area implementation and is suitable for implementation in application specific integrated circuits (ASIC). Software in C++ was written for automatic FFT module generation with various parameters. The software generates fully synthesizable VHDL code and SystemVerilog testbench for verification.

  • Název v anglickém jazyce

    Area Efficient Implementation of Fast Fourier Transform for ASIC

  • Popis výsledku anglicky

    The paper presents an architecture of a module for computation of a Discrete Fourier Transform with a Fast Fourier Transform algorithm. The architecture is optimized for low area implementation and is suitable for implementation in application specific integrated circuits (ASIC). Software in C++ was written for automatic FFT module generation with various parameters. The software generates fully synthesizable VHDL code and SystemVerilog testbench for verification.

Klasifikace

  • Druh

    D - Stať ve sborníku

  • CEP obor

  • OECD FORD obor

    20201 - Electrical and electronic engineering

Návaznosti výsledku

  • Projekt

    Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

  • Návaznosti

    P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>S - Specificky vyzkum na vysokych skolach

Ostatní

  • Rok uplatnění

    2015

  • Kód důvěrnosti údajů

    S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Údaje specifické pro druh výsledku

  • Název statě ve sborníku

    37th International Conference on Telecommunications and Signal Processing (TSP)

  • ISBN

    978-80-214-4983-1

  • ISSN

  • e-ISSN

  • Počet stran výsledku

    3

  • Strana od-do

    753-755

  • Název nakladatele

    Asszisztencia Szervezó Kft.

  • Místo vydání

    Budapest, Hungary

  • Místo konání akce

    Berlín

  • Datum konání akce

    1. 7. 2014

  • Typ akce podle státní příslušnosti

    WRD - Celosvětová akce

  • Kód UT WoS článku

    000375231000256