All-Pass Time Delay Circuit Magnitude Response Optimization Using Fractional-Order Capacitor

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F18%3APU128602" target="_blank" >RIV/00216305:26220/18:PU128602 - isvavai.cz</a>

Výsledek na webu

<a href="https://ieeexplore.ieee.org/document/8624059" target="_blank" >https://ieeexplore.ieee.org/document/8624059</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/MWSCAS.2018.8624059" target="_blank" >10.1109/MWSCAS.2018.8624059</a>

Jazyk výsledku

angličtina

Název v původním jazyce

All-Pass Time Delay Circuit Magnitude Response Optimization Using Fractional-Order Capacitor

Popis výsledku v původním jazyce

Paper presents the integer- and fractional-order cases of a voltage-mode all-pass time delay circuit, or more frequently called as all-pass filter, employing a single negative-type current-controlled current inverting transconductance amplifier and a floating capacitor. Utilization of a fractional-order capacitor (FoC) C0,06 with 12 pF " sec.04 value for magnitude response optimization of the filter is investigated. FoC was emulated via 4th-order Valsa RC network and values optimized using modified least squares quadratic method. In frequency range MHz-I GlIz it shows only +0.5 degree phase angle deviation and the relative pseudo-capacitance error varies from-1.85% to +0.73%. SPICE simulations are given to prove the theory.

Název v anglickém jazyce

All-Pass Time Delay Circuit Magnitude Response Optimization Using Fractional-Order Capacitor

Popis výsledku anglicky

Paper presents the integer- and fractional-order cases of a voltage-mode all-pass time delay circuit, or more frequently called as all-pass filter, employing a single negative-type current-controlled current inverting transconductance amplifier and a floating capacitor. Utilization of a fractional-order capacitor (FoC) C0,06 with 12 pF " sec.04 value for magnitude response optimization of the filter is investigated. FoC was emulated via 4th-order Valsa RC network and values optimized using modified least squares quadratic method. In frequency range MHz-I GlIz it shows only +0.5 degree phase angle deviation and the relative pseudo-capacitance error varies from-1.85% to +0.73%. SPICE simulations are given to prove the theory.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20201 - Electrical and electronic engineering

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2018

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of the 2018 61st IEEE International Midwest Symposium on Circuits and Systems (MWSCAS)

ISBN

978-1-5386-7392-8

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

129-132

Název nakladatele

IEEE

Místo vydání

Windsor, Canada

Místo konání akce

Windsor, Canada

Datum konání akce

5. 8. 2018

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

000458657500033