CMOS-RC Colpitts Oscillator Design Using Floating Fractional-Order Inductance Simulator

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F18%3APU128603" target="_blank" >RIV/00216305:26220/18:PU128603 - isvavai.cz</a>

Výsledek na webu

<a href="https://ieeexplore.ieee.org/document/8623859" target="_blank" >https://ieeexplore.ieee.org/document/8623859</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/MWSCAS.2018.8623859" target="_blank" >10.1109/MWSCAS.2018.8623859</a>

Jazyk výsledku

angličtina

Název v původním jazyce

CMOS-RC Colpitts Oscillator Design Using Floating Fractional-Order Inductance Simulator

Popis výsledku v původním jazyce

This paper deals with CMOS fractional-order inductance (FoL) simulator design and its utilization in 2.75th-order Colpitts oscillator providing high frequency of oscillation. The proposed floating FoL is composed of two unity-gain current followers (CF +/- s), two inverting voltage buffers, a transconductor, and a fractional-order capacitor (FoC) of order 0.75, while the input intrinsic resistance of CF. is used as design parameter instead of passive resistor. The resulting equivalent inductance value of the FoL can be adjusted via order of FoC, which was emulated via 5th-order Foster II RC network and values optimized using modified least squares quadratic method. In frequency range 138 kHz -2.45 MHz the L. shows +/- 5 degree phase angle deviation. Theoretical results are verified by SPICE simulations using TSMC 0.18 mu m level-7 LO EPI SCN018 CMOS process parameters with +/- 1 V supply voltages.

Název v anglickém jazyce

CMOS-RC Colpitts Oscillator Design Using Floating Fractional-Order Inductance Simulator

Popis výsledku anglicky

This paper deals with CMOS fractional-order inductance (FoL) simulator design and its utilization in 2.75th-order Colpitts oscillator providing high frequency of oscillation. The proposed floating FoL is composed of two unity-gain current followers (CF +/- s), two inverting voltage buffers, a transconductor, and a fractional-order capacitor (FoC) of order 0.75, while the input intrinsic resistance of CF. is used as design parameter instead of passive resistor. The resulting equivalent inductance value of the FoL can be adjusted via order of FoC, which was emulated via 5th-order Foster II RC network and values optimized using modified least squares quadratic method. In frequency range 138 kHz -2.45 MHz the L. shows +/- 5 degree phase angle deviation. Theoretical results are verified by SPICE simulations using TSMC 0.18 mu m level-7 LO EPI SCN018 CMOS process parameters with +/- 1 V supply voltages.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20201 - Electrical and electronic engineering

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2018

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of the 2018 61st IEEE International Midwest Symposium on Circuits and Systems (MWSCAS)

ISBN

978-1-5386-7392-8

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

905-908

Název nakladatele

IEEE

Místo vydání

Windsor, Canada

Místo konání akce

Windsor, Canada

Datum konání akce

5. 8. 2018

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

000458657500209