Synthesis and Design of Floating Inductance Simulators at VHF-Band Using MOS-Only Approach

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F19%3APU132884" target="_blank" >RIV/00216305:26220/19:PU132884 - isvavai.cz</a>

Výsledek na webu

<a href="https://ieeexplore.ieee.org/document/8885048" target="_blank" >https://ieeexplore.ieee.org/document/8885048</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/MWSCAS.2019.8885048" target="_blank" >10.1109/MWSCAS.2019.8885048</a>

Jazyk výsledku

angličtina

Název v původním jazyce

Synthesis and Design of Floating Inductance Simulators at VHF-Band Using MOS-Only Approach

Popis výsledku v původním jazyce

The design trend in the analog CMOS signal processing technology is towards the MOS-only approach. Using this technique, this work presents three new core topologies realizing floating positive or negative inductance simulators. The positive inductance simulator (PIS) is investigated as both integer- and fractional-order element. For illustration purpose, the behavior of the fractional-order PIS was tested via implementation in RLC ladder prototype of voltage-mode (VM) high-pass filter with various orders; particularly of orders 2, 2.5, and 3. The performance of the integer-order PIS was tested in third-order VM elliptic low-pass filter at very high frequencies. Theoretical results are verified by LTSPICE simulations using BSIM3 1 µm technology transistor parameters.

Název v anglickém jazyce

Synthesis and Design of Floating Inductance Simulators at VHF-Band Using MOS-Only Approach

Popis výsledku anglicky

The design trend in the analog CMOS signal processing technology is towards the MOS-only approach. Using this technique, this work presents three new core topologies realizing floating positive or negative inductance simulators. The positive inductance simulator (PIS) is investigated as both integer- and fractional-order element. For illustration purpose, the behavior of the fractional-order PIS was tested via implementation in RLC ladder prototype of voltage-mode (VM) high-pass filter with various orders; particularly of orders 2, 2.5, and 3. The performance of the integer-order PIS was tested in third-order VM elliptic low-pass filter at very high frequencies. Theoretical results are verified by LTSPICE simulations using BSIM3 1 µm technology transistor parameters.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20201 - Electrical and electronic engineering

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2019

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of the 2019 62nd IEEE International Midwest Symposium on Circuits and Systems (MWSCAS), Dallas, USA

ISBN

978-1-7281-2788-0

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

89-92

Název nakladatele

Neuveden

Místo vydání

Dallas, USA

Místo konání akce

Dallas

Datum konání akce

4. 8. 2019

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

000556188100022