VHDL-Based Implementation of NTT on FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F21%3APU141203" target="_blank" >RIV/00216305:26220/21:PU141203 - isvavai.cz</a>

Výsledek na webu

<a href="https://www.fekt.vut.cz/conf/EEICT/archiv/sborniky/EEICT_2021_sbornik_2.pdf" target="_blank" >https://www.fekt.vut.cz/conf/EEICT/archiv/sborniky/EEICT_2021_sbornik_2.pdf</a>

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

VHDL-Based Implementation of NTT on FPGA

Popis výsledku v původním jazyce

This paper is focused on the effective hardware-accelerated implementation of NTT (Number Theoretic Transform) and inverse NTT (NTT−1) on FPGA (Field Programmable Gate Array). The discussed implementation is intended for the use in the lattice-based cryptography schemes, e.g. CRYSTALS-Dilithium digital signature scheme which is one of the finalists of the third round in the post-quantum standardization process under the auspices of NIST (The National Institute of Standards and Technology). The implementation of NTT (NTT−1) requires 1798 (2547) Look-Up Tables (LUTs), 2532 (3889) Flip-Flops (FFs) and 48 (84) Digital Signal Processing blocks (DSPs). The latency of the design is 502 (517) clock cycles at the frequency 637 MHz on Xilinx Virtex UltraScale+ architecture which makes the presented implementation to be currently the fastest one. Regarding the inverse NTT, this is the first implementation at all.

Název v anglickém jazyce

VHDL-Based Implementation of NTT on FPGA

Popis výsledku anglicky

This paper is focused on the effective hardware-accelerated implementation of NTT (Number Theoretic Transform) and inverse NTT (NTT−1) on FPGA (Field Programmable Gate Array). The discussed implementation is intended for the use in the lattice-based cryptography schemes, e.g. CRYSTALS-Dilithium digital signature scheme which is one of the finalists of the third round in the post-quantum standardization process under the auspices of NIST (The National Institute of Standards and Technology). The implementation of NTT (NTT−1) requires 1798 (2547) Look-Up Tables (LUTs), 2532 (3889) Flip-Flops (FFs) and 48 (84) Digital Signal Processing blocks (DSPs). The latency of the design is 502 (517) clock cycles at the frequency 637 MHz on Xilinx Virtex UltraScale+ architecture which makes the presented implementation to be currently the fastest one. Regarding the inverse NTT, this is the first implementation at all.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20206 - Computer hardware and architecture

Projekt

<a href="/cs/project/VJ01010008" target="_blank" >VJ01010008: Kybernetická bezpečnost sítí v postkvantové éře</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2021

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings II of the 27th Conference STUDENT EEICT 2021

ISBN

978-80-214-5943-4

ISSN

—

e-ISSN

—

Počet stran výsledku

5

Strana od-do

136-140

Název nakladatele

Neuveden

Místo vydání

Vysoké učení technické v Brně, Fakulta elektrote

Místo konání akce

Brno

Datum konání akce

27. 4. 2021

Typ akce podle státní příslušnosti

CST - Celostátní akce

Kód UT WoS článku

—