Partial Scan Methodology in VHDL Environment

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F99%3A43801065" target="_blank" >RIV/00216305:26220/99:43801065 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Partial Scan Methodology in VHDL Environment

Popis výsledku v původním jazyce

The paper presents a partial scan design methodology suited for pipelined data paths described at the Register Transfer Level. The presented methodology can be used for the selection of registers into the partial scan chain.

Název v anglickém jazyce

Partial Scan Methodology in VHDL Environment

Popis výsledku anglicky

The paper presents a partial scan design methodology suited for pipelined data paths described at the Register Transfer Level. The presented methodology can be used for the selection of registers into the partial scan chain.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F98%2F1463" target="_blank" >GA102/98/1463: Metodika a prostředky pro analýzu testovatelnosti digitálních obvodů</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

1999

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

CEI'99

ISBN

80-88922-05-4

ISSN

—

e-ISSN

—

Počet stran výsledku

6

Strana od-do

—

Název nakladatele

TU Košice

Místo vydání

Herľany, SR

Místo konání akce

—

Datum konání akce

—

Typ akce podle státní příslušnosti

—

Kód UT WoS článku

—