A Pipeline Scheduling Algorithm for High-Level Synthesis

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F03%3APU42504" target="_blank" >RIV/00216305:26230/03:PU42504 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

A Pipeline Scheduling Algorithm for High-Level Synthesis

Popis výsledku v původním jazyce

Scheduling is the most important task in high-level synthesis process, while pipelining is highly important for realising high-performance digital components. This paper presents a pipeline list-based scheduling algorithm, which performs forward and backward pipelining. The forward priority function is based on incorporating some information extracted from data flow graph (DFG) structure to guide the scheduler to find near-optimal/optimal schedules quickly. The algorithm has a flexible procedure cycle,which allows designers to make efficient area-performance trade-offs by using different strategies employed. Designers can choose between doing forward / backward pipelining with or without resource sharing combined with clock cycle selection, pipe stagedelay determination. Experimental results with standard benchmarks show the effectiveness of the proposed algorithm.

Název v anglickém jazyce

A Pipeline Scheduling Algorithm for High-Level Synthesis

Popis výsledku anglicky

Scheduling is the most important task in high-level synthesis process, while pipelining is highly important for realising high-performance digital components. This paper presents a pipeline list-based scheduling algorithm, which performs forward and backward pipelining. The forward priority function is based on incorporating some information extracted from data flow graph (DFG) structure to guide the scheduler to find near-optimal/optimal schedules quickly. The algorithm has a flexible procedure cycle,which allows designers to make efficient area-performance trade-offs by using different strategies employed. Designers can choose between doing forward / backward pipelining with or without resource sharing combined with clock cycle selection, pipe stagedelay determination. Experimental results with standard benchmarks show the effectiveness of the proposed algorithm.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F01%2F1531" target="_blank" >GA102/01/1531: Formální postupy v diagnostice číslicových obvodů - verifikace testovatelného návrhu</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2003

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proc. of IFAC Workshop on Programmable Devices and Systems Conference

ISBN

—

ISSN

—

e-ISSN

—

Počet stran výsledku

6

Strana od-do

178-183

Název nakladatele

NEUVEDEN

Místo vydání

Ostrava

Místo konání akce

Ostrava

Datum konání akce

11. 2. 2003

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—