Verifikace testovatelnosti návrhu číslicového obvodu

Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F04%3APU49251" target="_blank" >RIV/00216305:26230/04:PU49251 - isvavai.cz</a>
Výsledek na webu
—
DOI - Digital Object Identifier
—

Jazyk výsledku
čeština
Název v původním jazyce
Verifikace testovatelnosti návrhu číslicového obvodu
Popis výsledku v původním jazyce
Hlavním cílem této práce je vyvinout a implementovat softwarový systém pro zajištění automatizované verifikace testovatelnosti návrhu číslicového obvodu na úrovni meziregistrových přenosů (RT). Při implementaci systému je využito modelu C/E Petriho sítí.Vstupem do systému je formální specifikace návrhu číslicového obvodu a výstupem systému je rozhodnutí, zda je tento čislicový systém testovatelný či nikoliv.
Název v anglickém jazyce
RT level digital circuit design testability verification
Popis výsledku anglicky
The main goal of this work is to develop and implement software system for automatic testabilty verification of Register Transfer (RT) level Digital Circuit Design (DCD). In the implementation of the system, a C/E Petri Nets approach is used. The input to the system is formal specification of DCD and the output from the system is the decision if the DCD is testable or not.

Rok uplatnění
2004
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku
Proceedings of 10th Conference and Competition Student EEICT 2004, Volume 1
ISBN
80-214-2634-9
ISSN
—
e-ISSN
—
Počet stran výsledku
3
Strana od-do
275-277
Název nakladatele
Fakulta elektrotechniky a komunikačních technologií VUT
Místo vydání
Brno
Místo konání akce
Brno
Datum konání akce
29. 4. 2004
Typ akce podle státní příslušnosti
CST - Celostátní akce
Kód UT WoS článku
—

Podobné výsledky(10)