Design a implementace paměťového řadiče pro router na bázi FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F04%3APU49287" target="_blank" >RIV/00216305:26230/04:PU49287 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Design and Implementation of the Memory Scheduler for the FPGA - Based Router

Popis výsledku v původním jazyce

This paper deals with a design of a memory scheduler as a part of the Liberouter project. <br>

Název v anglickém jazyce

Design and Implementation of the Memory Scheduler for the FPGA - Based Router

Popis výsledku anglicky

This paper deals with a design of a memory scheduler as a part of the Liberouter project. <br>

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

—

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2004

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proc. of the Field Programmable Logic and Application 2004

ISBN

3-540-22989-2

ISSN

—

e-ISSN

—

Počet stran výsledku

6

Strana od-do

1133-1138

Název nakladatele

Springer Verlag

Místo vydání

Leuven

Místo konání akce

Antwerp

Datum konání akce

30. 8. 2004

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—