Formální model Testovatelného bloku

Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F06%3APU66879" target="_blank" >RIV/00216305:26230/06:PU66879 - isvavai.cz</a>
Výsledek na webu
—
DOI - Digital Object Identifier
—

Jazyk výsledku
angličtina
Název v původním jazyce
Formal Model of Testable Block
Popis výsledku v původním jazyce
Formal model of a circuit on RT level is described in this paper. The model is used to describe properties of Testable Block. It is indicated how the concept of Testable Block can be used to reduce RT level test application time by decreasing the numberof register included into scan chain.
Název v anglickém jazyce
Formal Model of Testable Block
Popis výsledku anglicky
Formal model of a circuit on RT level is described in this paper. The model is used to describe properties of Testable Block. It is indicated how the concept of Testable Block can be used to reduce RT level test application time by decreasing the numberof register included into scan chain.

Projekt
<a href="/cs/project/GA102%2F04%2F0737" target="_blank" >GA102/04/0737: Moderní metody syntézy číslicových systémů</a><br>
Návaznosti
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění
2006
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku
Proceedings of 12th Conference Student EEICT 2006, Volume 4
ISBN
80-214-3163-6
ISSN
—
e-ISSN
—
Počet stran výsledku
5
Strana od-do
451-455
Název nakladatele
Faculty of Electrical Engineering and Communication BUT
Místo vydání
Brno
Místo konání akce
Brno
Datum konání akce
27. 4. 2006
Typ akce podle státní příslušnosti
CST - Celostátní akce
Kód UT WoS článku
—

Podobné výsledky(10)