Redukce počtu testovacích vektorů pomocí rekonfigurace na úrovni hradel
Identifikátory výsledku
Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F08%3APU76700" target="_blank" >RIV/00216305:26230/08:PU76700 - isvavai.cz</a>
Výsledek na webu
—
DOI - Digital Object Identifier
—
Alternativní jazyky
Jazyk výsledku
angličtina
Název v původním jazyce
Reduction of Test Vectors Volume by Means of Gate-Level Reconfiguration
Popis výsledku v původním jazyce
In this paper, a new concept which allows the reduction of test vectors volume is presented. The concept is based on reconfiguration of some gates of circuit under test. Instead of testing the original circuit, a circuit which has the same topology (butsome of its gate functions are reconfigured) is actually tested. Two possible implementations of the reconfiguration are investigated. Preliminary experiments indicate that test length can be reduced to approx. 70% of its initial value while the increasein transistors is moderate.
Název v anglickém jazyce
Reduction of Test Vectors Volume by Means of Gate-Level Reconfiguration
Popis výsledku anglicky
In this paper, a new concept which allows the reduction of test vectors volume is presented. The concept is based on reconfiguration of some gates of circuit under test. Instead of testing the original circuit, a circuit which has the same topology (butsome of its gate functions are reconfigured) is actually tested. Two possible implementations of the reconfiguration are investigated. Preliminary experiments indicate that test length can be reduced to approx. 70% of its initial value while the increasein transistors is moderate.
Klasifikace
Druh
D - Stať ve sborníku
CEP obor
JC - Počítačový hardware a software
OECD FORD obor
—
Návaznosti výsledku
Projekt
<a href="/cs/project/GA102%2F06%2F0599" target="_blank" >GA102/06/0599: Metody návrhu polymorfních číslicových obvodů</a><br>
Návaznosti
Z - Vyzkumny zamer (s odkazem do CEZ)
Ostatní
Rok uplatnění
2008
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Údaje specifické pro druh výsledku
Název statě ve sborníku
Proc. of 2008 IEEE Design and Diagnostics of Electronic Circuits and Systems Workshop
ISBN
978-1-4244-2276-0
ISSN
—
e-ISSN
—
Počet stran výsledku
4
Strana od-do
—
Název nakladatele
IEEE Computer Society
Místo vydání
Bratislava
Místo konání akce
Bratislava
Datum konání akce
16. 4. 2008
Typ akce podle státní příslušnosti
WRD - Celosvětová akce
Kód UT WoS článku
—