Hardware Acceleration of Intrusion Detection Systems for High-Speed Networks
Identifikátory výsledku
Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F18%3APU130730" target="_blank" >RIV/00216305:26230/18:PU130730 - isvavai.cz</a>
Výsledek na webu
<a href="https://www.fit.vut.cz/research/publication/11796/" target="_blank" >https://www.fit.vut.cz/research/publication/11796/</a>
DOI - Digital Object Identifier
<a href="http://dx.doi.org/10.1145/3230718.3232114" target="_blank" >10.1145/3230718.3232114</a>
Alternativní jazyky
Jazyk výsledku
angličtina
Název v původním jazyce
Hardware Acceleration of Intrusion Detection Systems for High-Speed Networks
Popis výsledku v původním jazyce
Intrusion Detection Systems (IDS) are among popular technologies for securing computer networks. However, their high computational complexity makes it hard to meet performance goals of modern high-speed networks. This paper aims at an acceleration of IDS by informed packet discarding. Focusing the limited computational resources available to IDS towards only the most relevant parts of incoming traffic and offloading (bypassing) the rest. We show that this controlled (informed) discarding of well-defined traffic portions helps IDS to achieve better results and compare software and FPGA accelerated discarding implementations.
Název v anglickém jazyce
Hardware Acceleration of Intrusion Detection Systems for High-Speed Networks
Popis výsledku anglicky
Intrusion Detection Systems (IDS) are among popular technologies for securing computer networks. However, their high computational complexity makes it hard to meet performance goals of modern high-speed networks. This paper aims at an acceleration of IDS by informed packet discarding. Focusing the limited computational resources available to IDS towards only the most relevant parts of incoming traffic and offloading (bypassing) the rest. We show that this controlled (informed) discarding of well-defined traffic portions helps IDS to achieve better results and compare software and FPGA accelerated discarding implementations.
Klasifikace
Druh
D - Stať ve sborníku
CEP obor
—
OECD FORD obor
20206 - Computer hardware and architecture
Návaznosti výsledku
Projekt
<a href="/cs/project/LQ1602" target="_blank" >LQ1602: IT4Innovations excellence in science</a><br>
Návaznosti
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)
Ostatní
Rok uplatnění
2018
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Údaje specifické pro druh výsledku
Název statě ve sborníku
Proceedings of the 2018 Symposium on Architectures for Networking and Communications Systems
ISBN
978-1-4503-5902-3
ISSN
—
e-ISSN
—
Počet stran výsledku
2
Strana od-do
177-178
Název nakladatele
Association for Computing Machinery
Místo vydání
Ithaca, NY
Místo konání akce
Ithaca, NY
Datum konání akce
23. 7. 2018
Typ akce podle státní příslušnosti
WRD - Celosvětová akce
Kód UT WoS článku
000474465600026