Approximating Complex Arithmetic Circuits with Guaranteed Worst-Case Relative Error

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F20%3APU138625" target="_blank" >RIV/00216305:26230/20:PU138625 - isvavai.cz</a>

Výsledek na webu

<a href="http://dx.doi.org/10.1007/978-3-030-45093-9_58" target="_blank" >http://dx.doi.org/10.1007/978-3-030-45093-9_58</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1007/978-3-030-45093-9_58" target="_blank" >10.1007/978-3-030-45093-9_58</a>

Jazyk výsledku

angličtina

Název v původním jazyce

Approximating Complex Arithmetic Circuits with Guaranteed Worst-Case Relative Error

Popis výsledku v původním jazyce

We present a novel method allowing one to approximate complex arithmetic circuits with formal guarantees on the worst-case relative error, abbreviated as WCRE. WCRE represents an important error metric relevant in many applications including, e.g., approximation of neural network HW architectures. The method integrates SAT-based error evaluation of approximate circuits into a verifiability-driven search algorithm based on Cartesian genetic programming. We implement the method in our framework ADAC that provides various techniques for automated design of arithmetic circuits. Our experimental evaluation shows that, in many cases, the method offers a superior scalability and allows us to construct, within a few hours, high-quality approximations (providing trade-offs between the WCRE and size) for circuits with up to 32-bit operands. As such, it significantly improves the capabilities of ADAC.

Název v anglickém jazyce

Approximating Complex Arithmetic Circuits with Guaranteed Worst-Case Relative Error

Popis výsledku anglicky

We present a novel method allowing one to approximate complex arithmetic circuits with formal guarantees on the worst-case relative error, abbreviated as WCRE. WCRE represents an important error metric relevant in many applications including, e.g., approximation of neural network HW architectures. The method integrates SAT-based error evaluation of approximate circuits into a verifiability-driven search algorithm based on Cartesian genetic programming. We implement the method in our framework ADAC that provides various techniques for automated design of arithmetic circuits. Our experimental evaluation shows that, in many cases, the method offers a superior scalability and allows us to construct, within a few hours, high-quality approximations (providing trade-offs between the WCRE and size) for circuits with up to 32-bit operands. As such, it significantly improves the capabilities of ADAC.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

10201 - Computer sciences, information science, bioinformathics (hardware development to be 2.2, social aspect to be 5.8)

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2020

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

International Conference on Computer Aided Systems Theory (EUROCAST'19)

ISBN

978-3-030-45092-2

ISSN

—

e-ISSN

—

Počet stran výsledku

9

Strana od-do

482-490

Název nakladatele

Springer Verlag

Místo vydání

Cham

Místo konání akce

Las Palmas de Gran Canaria, Canary Islands

Datum konání akce

17. 2. 2019

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—