Implementace dynamicky rekonfigurovatelné testovací architektury pro FPGA obvody

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F46747885%3A24220%2F08%3A%230001191" target="_blank" >RIV/46747885:24220/08:#0001191 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Implementation of Dynamically Reconfigurable Test Archtecture for FPGA Circuits

Popis výsledku v původním jazyce

The paper is about Implementation of Dynamically Reconfigurable Test Archtecture for FPGA Circuits

Název v anglickém jazyce

Implementation of Dynamically Reconfigurable Test Archtecture for FPGA Circuits

Popis výsledku anglicky

The paper is about Implementation of Dynamically Reconfigurable Test Archtecture for FPGA Circuits

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/1QS108040510" target="_blank" >1QS108040510: Technologie pro zlepšení testovatelnosti moderních číslicových obvodů</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2008

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems

ISBN

978-1-4244-2276-0

ISSN

—

e-ISSN

—

Počet stran výsledku

5

Strana od-do

—

Název nakladatele

IEEE

Místo vydání

Slovakia

Místo konání akce

Bratislava

Datum konání akce

1. 1. 2008

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

000256936300039