Generátor VHDL struktur FIR filtrů optimalizovaných pro syntézu na FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F49777513%3A23220%2F14%3A43923740" target="_blank" >RIV/49777513:23220/14:43923740 - isvavai.cz</a>

Výsledek na webu

<a href="http://partnerstvi.fel.zcu.cz/vysledky" target="_blank" >http://partnerstvi.fel.zcu.cz/vysledky</a>

DOI - Digital Object Identifier

—

Jazyk výsledku

čeština

Název v původním jazyce

Generátor VHDL struktur FIR filtrů optimalizovaných pro syntézu na FPGA

Popis výsledku v původním jazyce

Program umožňuje generovat struktury FIR filtrů v jazyce VHDL, které jsou optimalizované pro syntézu na hradlovém poli FPGA a využívají metod distribuované aritmetiky (LUT tabulky /ROM). Program byl vytvořen v prostředí programu Matlab. K dispozici jsouplně paralelní, sério-paralelní a čistě sériové struktury. Dále je možné exportovat polyfázové struktury v podobě decimačních a interpolačních filtrů. Vstupem programu jsou koeficienty v plovoucí řádové čárce již navrženého libovolného filtru. V průběhunávrhu je možné provést optimalizaci a porovnat frekvenční odezvu filtru s kvantovanými koeficienty vůči původní. K dispozici je také testovací rutina (testbench) pro ověření správné funkce při RTL simulaci, která načítá testovací vektory z textového souboru. Výstupní vektory z této simulace jsou opětovně zapsány do souboru pro následnou analýzu v prostředí Matlab. Hlavními přednostmi takto vytvořených VHDL struktur FIR filtrů jsou: snadná přenositelnost díky standardním HDL knihovnám, o

Název v anglickém jazyce

Generator of FIR filter structures optimized for FPGA synthesis

Popis výsledku anglicky

This program is used for generation of FIR filter structures in VHDL language which are optimized for synthesis on FPGA and utilize methods of distributed arithmetic (LUT tables/ROM). The program was developed in Matlab. Program options for generation include fully parallel, serial-parallel and purely serial structures. It is also possible to export a polyphase structures in the form of decimation and interpolation filters. The entry of this program is already designed floating point coefficients. During the proposal, it is possible to compare the frequency response of the filter with quantized coefficients against original and perform other optimizations. There is also a test routine (test bench) to verify proper function of designed filter during RTLsimulation. VHDL test bench loads test data vectors from a text file. These fixed point vectors were exported also from Matlab. Test bench allows also re-export of the simulated vectors back to file for later analysis. Main design benefi

Druh

R - Software

CEP obor

JA - Elektronika a optoelektronika, elektrotechnika

OECD FORD obor

—

Projekt

—

Návaznosti

S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2014

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Interní identifikační kód produktu

22110-SW003-2014

Technické parametry

Kontakt: ing. Pavel Fiala, Univerzitní 8, 306 14 Plzeň, 377634267.

Ekonomické parametry

Výsledek je využíván příjemcem ZČU, ekonomické parametry se neuvádějí

IČO vlastníka výsledku

49777513

Název vlastníka

Západočeská univerzita v Plzni