Fully parallel FPGA decoder for irregular LDPC codes

Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F49777513%3A23220%2F15%3A43926822" target="_blank" >RIV/49777513:23220/15:43926822 - isvavai.cz</a>
Výsledek na webu
—
DOI - Digital Object Identifier
—

Jazyk výsledku
angličtina
Název v původním jazyce
Fully parallel FPGA decoder for irregular LDPC codes
Popis výsledku v původním jazyce
One of the most significant current discussions in error correction coding is on the replacement of state-of-the- art codes by new innovative solutions. We propose a scalable parallel FPGA architecture for LDPC decoding. Regular and irregular codes are supported by the presented architecture. The architecture can be easily utilized in hardware applications. The performance of synthetized decoders is presented.
Název v anglickém jazyce
Fully parallel FPGA decoder for irregular LDPC codes
Popis výsledku anglicky
One of the most significant current discussions in error correction coding is on the replacement of state-of-the- art codes by new innovative solutions. We propose a scalable parallel FPGA architecture for LDPC decoding. Regular and irregular codes are supported by the presented architecture. The architecture can be easily utilized in hardware applications. The performance of synthetized decoders is presented.

Rok uplatnění
2015
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku
Proceedings of Papers : 2015 23rd Telecommunications Forum (TELFOR 2015)
ISBN
978-1-5090-0055-5
ISSN
—
e-ISSN
—
Počet stran výsledku
4
Strana od-do
309-312
Název nakladatele
IEEE
Místo vydání
Piscataway
Místo konání akce
Bělehrad, Srbsko
Datum konání akce
24. 11. 2015
Typ akce podle státní příslušnosti
WRD - Celosvětová akce
Kód UT WoS článku
—

Podobné výsledky(10)