LHC clock conditioning circuit for AFP trigger module

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F49777513%3A23220%2F20%3A43959408" target="_blank" >RIV/49777513:23220/20:43959408 - isvavai.cz</a>

Výsledek na webu

<a href="https://ieeexplore.ieee.org/document/9232817" target="_blank" >https://ieeexplore.ieee.org/document/9232817</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.23919/AE49394.2020.9232817" target="_blank" >10.23919/AE49394.2020.9232817</a>

Jazyk výsledku

angličtina

Název v původním jazyce

LHC clock conditioning circuit for AFP trigger module

Popis výsledku v původním jazyce

The timing and synchronisation of the detectors in particle physics play the key role due to the high event rates at particle accelerators. The trigger module in ATLAS Forward Physics project selects the events from time of flight d etector belonging to the proton bunch. As the time position of the proton bunch is the same within each Large Hadron Collider period, from the clock conditioning circuit (CCC) can be derived the qualification signal for the trigger module input signals. The further processing of these events in trigger module is allowed by the CCC qualification. High speed delay line integrated circuits together with the logic gates and FPGA based controller were used for the realization of the CCC. This paper describes the design, construction and test procedure of the CCC.

Název v anglickém jazyce

LHC clock conditioning circuit for AFP trigger module

Popis výsledku anglicky

The timing and synchronisation of the detectors in particle physics play the key role due to the high event rates at particle accelerators. The trigger module in ATLAS Forward Physics project selects the events from time of flight d etector belonging to the proton bunch. As the time position of the proton bunch is the same within each Large Hadron Collider period, from the clock conditioning circuit (CCC) can be derived the qualification signal for the trigger module input signals. The further processing of these events in trigger module is allowed by the CCC qualification. High speed delay line integrated circuits together with the logic gates and FPGA based controller were used for the realization of the CCC. This paper describes the design, construction and test procedure of the CCC.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20201 - Electrical and electronic engineering

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2020

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

International Conference on Applied Electronics (AE 2020) : /proceedings/

ISBN

978-80-261-0891-7

ISSN

1803-7232

e-ISSN

1805-9597

Počet stran výsledku

4

Strana od-do

187-190

Název nakladatele

University of West Bohemia

Místo vydání

Pilsen

Místo konání akce

virtual, Pilsen, Czech Republic

Datum konání akce

8. 9. 2020

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—