Verifikace FT vlastností věstavěného počítačového systému pomocí simulačního modelu

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F49777513%3A23520%2F03%3A00000066" target="_blank" >RIV/49777513:23520/03:00000066 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Verification of fault-tolerant embedded computer systems using higher-level simulation model

Popis výsledku v původním jazyce

This article describes a method that uses higher-level simulation model of embedded computer system in order to evaluate its specified fault-tolerant properties. The method was developed during the solution of the EU/IST project FIT.

Název v anglickém jazyce

Verification of fault-tolerant embedded computer systems using higher-level simulation model

Popis výsledku anglicky

This article describes a method that uses higher-level simulation model of embedded computer system in order to evaluate its specified fault-tolerant properties. The method was developed during the solution of the EU/IST project FIT.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

—

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2003

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Programmable Devices and Systems - PDS 2003

ISBN

0-08-044130-0

ISSN

—

e-ISSN

—

Počet stran výsledku

6

Strana od-do

232-237

Název nakladatele

Elsevier

Místo vydání

Oxford

Místo konání akce

Ostrava

Datum konání akce

1. 1. 2003

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—