The VHDL, and Verilog Support of Digital Circuit Design

Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F61989100%3A27240%2F01%3A00001087" target="_blank" >RIV/61989100:27240/01:00001087 - isvavai.cz</a>
Výsledek na webu
—
DOI - Digital Object Identifier
—

Jazyk výsledku
čeština
Název v původním jazyce
The VHDL, and Verilog Support of Digital Circuit Design
Popis výsledku v původním jazyce
Experimentální studie teoretických základů činnosti sekvenčních obvodů a jejich modelování pro účelu optimální syntézy v dané implementační technologii obsahuje výklad činnosti lineárního zpětnovazebního registru pro vznik pseudonáhodných vektorů vhodných například generování testovacích vektorů. Srovnáním modelů je sledován cíl nalezení vhodných postupů návrhu složitých sekvenčních obvodů a systémů.
Název v anglickém jazyce
The VHDL, and Verilog Support of Digital Circuit Design
Popis výsledku anglicky
Experimantal study of theoretical basics of Behavioural modelling of sequetial circuits for optimal synthesis in the target of implementation. It deals with Linear Feedback Shift Register for pseudorandom vectors generation, which are suited for pseudorandom testing. Comparation of models sreams to optimalisation of complex sequential circuits and systems.

Druh
J<sub>x</sub> - Nezařazeno - Článek v odborném periodiku (Jimp, Jsc a Jost)
CEP obor
JC - Počítačový hardware a software
OECD FORD obor
—

Projekt
<a href="/cs/project/GA102%2F01%2F1531" target="_blank" >GA102/01/1531: Formální postupy v diagnostice číslicových obvodů - verifikace testovatelného návrhu</a><br>
Návaznosti
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění
2001
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Podobné výsledky(10)