Ultra High Resolution Jitter Measurement Method for Ethernet Based Networks

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F63839172%3A_____%2F19%3A10133255" target="_blank" >RIV/63839172:_____/19:10133255 - isvavai.cz</a>

Nalezeny alternativní kódy

RIV/68407700:21240/19:00326314

Výsledek na webu

<a href="http://dx.doi.org/10.1109/CCWC.2019.8666446" target="_blank" >http://dx.doi.org/10.1109/CCWC.2019.8666446</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/CCWC.2019.8666446" target="_blank" >10.1109/CCWC.2019.8666446</a>

Jazyk výsledku

angličtina

Název v původním jazyce

Ultra High Resolution Jitter Measurement Method for Ethernet Based Networks

Popis výsledku v původním jazyce

This document presents a new approach to network jitter measurement and analysis in asynchronous data networks such as Ethernet. The developed monitoring device is capable to analyze an incoming stream speed of 1 Gb/s with the resolution up to 8 ns. The system architecture supports speeds up to 100 Gb/s networks. The presented architecture can provide several statistical functions such as measuring a network jitter by Interarrival Histograms method providing the mean value and peak-to-peak value as well. The architecture was implemented and tested on Xilinx Kintex UltraScale FPGA chip using Avnet AES-KU040-DB-G development board.

Název v anglickém jazyce

Ultra High Resolution Jitter Measurement Method for Ethernet Based Networks

Popis výsledku anglicky

This document presents a new approach to network jitter measurement and analysis in asynchronous data networks such as Ethernet. The developed monitoring device is capable to analyze an incoming stream speed of 1 Gb/s with the resolution up to 8 ns. The system architecture supports speeds up to 100 Gb/s networks. The presented architecture can provide several statistical functions such as measuring a network jitter by Interarrival Histograms method providing the mean value and peak-to-peak value as well. The architecture was implemented and tested on Xilinx Kintex UltraScale FPGA chip using Avnet AES-KU040-DB-G development board.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20206 - Computer hardware and architecture

Projekt

<a href="/cs/project/EF16_013%2F0001797" target="_blank" >EF16_013/0001797: E-infrastruktura CESNET - modernizace</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2019

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

The 9th IEEE Annual Computing and Communication Workshop and Conference (CCWC)

ISBN

978-1-72810-554-3

ISSN

—

e-ISSN

—

Počet stran výsledku

5

Strana od-do

847-851

Název nakladatele

IEEE

Místo vydání

Piscataway , USA

Místo konání akce

Las Vegas, Spojené státy americké

Datum konání akce

7. 1. 2019

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

000469462800138