FPGA implementation of logarithmic unit core.

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F67985556%3A_____%2F01%3A16010114" target="_blank" >RIV/67985556:_____/01:16010114 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

FPGA implementation of logarithmic unit core.

Popis výsledku v původním jazyce

Implementation of floatig point in FPGA (Field Programmable Gate Arrays) is not easy. Paper presents FPGA core which implements these operations by representation of floating point numbers as 32-bit integer (fixed point) logarithm. Basic arithmetical operations are performed in the logarithm numbering system (LNS) suitable for FPGA. First, we describe Matlab library emulating bit-exactly the properties of the final hardware.

Název v anglickém jazyce

FPGA implementation of logarithmic unit core.

Popis výsledku anglicky

Implementation of floatig point in FPGA (Field Programmable Gate Arrays) is not easy. Paper presents FPGA core which implements these operations by representation of floating point numbers as 32-bit integer (fixed point) logarithm. Basic arithmetical operations are performed in the logarithm numbering system (LNS) suitable for FPGA. First, we describe Matlab library emulating bit-exactly the properties of the final hardware.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

—

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2001

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Embedded Intelligence 2001.

ISBN

—

ISSN

—

e-ISSN

—

Počet stran výsledku

8

Strana od-do

547-554

Název nakladatele

Design & Elektronik

Místo vydání

Nürnberg

Místo konání akce

Nürnberg [DE]

Datum konání akce

14. 2. 2001

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—