Implementace příčkového algoritmu nejmenších čtverců s odhadem řádu a zapomínaní pro FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F67985556%3A_____%2F08%3A00312228" target="_blank" >RIV/67985556:_____/08:00312228 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Implementation of the Least-Squares Lattice with Order and Forgetting Factor Estimation for FPGA

Popis výsledku v původním jazyce

A high performance RLS lattice filter with the esti- mation of an unknown order and forgetting factor of identified system was developed and implemented as a PCORE coprocessor for Xilinx EDK. The coproces- sor implemented in FPGA hardware can fully exploit parallelisms in the algorithm and remove load from a microprocessor. The EDK integration allows effective programming and debugging of hardware accelerated DSP applications. The RLS lattice core extended by the order and forgetting factor estimation was imple- mented using the logarithmic numbers system (LNS) arithmetic. An optimal mapping of the RLS lattice onto the LNS arithmetic units found by the cyclic scheduling was used. The schedule allows us to run four independent filters in parallel on onearithmetic macro set. The coprocessor containing the RLS lat- tice core is highly configurable.

Název v anglickém jazyce

Implementation of the Least-Squares Lattice with Order and Forgetting Factor Estimation for FPGA

Popis výsledku anglicky

A high performance RLS lattice filter with the esti- mation of an unknown order and forgetting factor of identified system was developed and implemented as a PCORE coprocessor for Xilinx EDK. The coproces- sor implemented in FPGA hardware can fully exploit parallelisms in the algorithm and remove load from a microprocessor. The EDK integration allows effective programming and debugging of hardware accelerated DSP applications. The RLS lattice core extended by the order and forgetting factor estimation was imple- mented using the logarithmic numbers system (LNS) arithmetic. An optimal mapping of the RLS lattice onto the LNS arithmetic units found by the cyclic scheduling was used. The schedule allows us to run four independent filters in parallel on onearithmetic macro set. The coprocessor containing the RLS lat- tice core is highly configurable.

Druh

J_x - Nezařazeno - Článek v odborném periodiku (Jimp, Jsc a Jost)

CEP obor

IN - Informatika

OECD FORD obor

—

Projekt

<a href="/cs/project/1M0567" target="_blank" >1M0567: Centrum aplikované kybernetiky</a><br>

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2008

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název periodika

EURASIP Journal on Advances in Signal Processing

ISSN

1687-6172

e-ISSN

—

Svazek periodika

2008

Číslo periodika v rámci svazku

2008

Stát vydavatele periodika

US - Spojené státy americké

Počet stran výsledku

11

Strana od-do

—

Kód UT WoS článku

000259469100001

EID výsledku v databázi Scopus

—