Reducing Power Measurements of UTIA DSP platform by Cloack-Gating Technique, Report on Experimental Results

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F67985556%3A_____%2F09%3A00339887" target="_blank" >RIV/67985556:_____/09:00339887 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Reducing Power Measurements of UTIA DSP platform by Cloack-Gating Technique, Report on Experimental Results

Popis výsledku v původním jazyce

With the increasing size and complexity of the today SoC systems,reduction of power consumption has become an important issue and an area of very active research. Clock gating (i.e. switching off the clock input of registers in cycles when they are not used) is one of techniques used in ASIC design to reduce dynamic power. Current FPGA devices contain multiple networks for distribution of clock signal and, in principal, allow for use of the clock gating technique. In this report, we present the resultsof power consumption measurements on design with and without clock gating technique on so called, which is a master-worker based multiprocessor architecture with MicroBlaze as master and a reprogrammable accelerator as worker. Since the worker may represent significant part of the overall design size, we have implemented the clock gating technique to reduce its power consumption in the IDLE time.

Název v anglickém jazyce

Reducing Power Measurements of UTIA DSP platform by Cloack-Gating Technique, Report on Experimental Results

Popis výsledku anglicky

With the increasing size and complexity of the today SoC systems,reduction of power consumption has become an important issue and an area of very active research. Clock gating (i.e. switching off the clock input of registers in cycles when they are not used) is one of techniques used in ASIC design to reduce dynamic power. Current FPGA devices contain multiple networks for distribution of clock signal and, in principal, allow for use of the clock gating technique. In this report, we present the resultsof power consumption measurements on design with and without clock gating technique on so called, which is a master-worker based multiprocessor architecture with MicroBlaze as master and a reprogrammable accelerator as worker. Since the worker may represent significant part of the overall design size, we have implemented the clock gating technique to reduce its power consumption in the IDLE time.

Druh

G_funk - Funkční vzorek

CEP obor

BC - Teorie a systémy řízení

OECD FORD obor

—

Projekt

<a href="/cs/project/7H09005" target="_blank" >7H09005: SCAlable LOw Power Embedded platformS</a><br>

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2009

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Interní identifikační kód produktu

záznam výsledku experimentu

Číselná identifikace

—

Technické parametry

technicka dokumentace k experimentu

Ekonomické parametry

snížení spotřeby DSP platformy

Kategorie aplik. výsledku dle nákladů

—

IČO vlastníka výsledku

67985556

Název vlastníka

ÚTIA AV ČR, v.v

Stát vlastníka

CZ - Česká republika

Druh možnosti využití

P - Využití výsledku jiným subjektem je v některých případech možné bez nabytí licence

Požadavek na licenční poplatek

N - Poskytovatel licence na výsledek nepožaduje licenční poplatek

Adresa www stránky s výsledkem

—